FPGA 和 DSP 的效率仍不及硬連線芯片，但在生命科學、AI 處理、汽車、5G/6G 芯片等需求頻繁迭代的市場中依然極具價值?，F(xiàn)場可編程特性為新協(xié)議、標準及架構(gòu)修改提供了長期適配性，如同一塊 “空白畫布”，可適配各類工作負載。

“芯片外圍設(shè)有可編程 I/O 環(huán)，可接入任意類型的 I/O，并將其轉(zhuǎn)換為可在后處理和特定工作負載引擎中使用的形式，”  Altera 業(yè)務管理部門主管 Venkat Yadavalli 表示。

但 FPGA、嵌入式現(xiàn)場可編程門陣列（eFPGA）和 DSP 的設(shè)計復雜且耗時?！癋PGA 的應用場景不應僅局限于特定功能的原型驗證，”  Arteris 產(chǎn)品管理與營銷副總裁 Andy Nightingale 稱，“在降低內(nèi)存和 I/O 瓶頸方面，它們是理想選擇。但 FPGA 編程依然復雜，相比為 GPU 編寫軟件以完成類似任務，編程 FPGA 需要寄存器傳輸級（RTL）技術(shù)?！?/p>

盡管 FPGA 工程師優(yōu)化了比特流的傳輸方式，但需要獨立的軟件棧進行管理?！百愳`思（現(xiàn)隸屬 AMD）、阿爾特拉等公司打造了核心 CPU 集群，結(jié)合 FPGA 架構(gòu)提升了可編程性，” 巴亞系統(tǒng)（Baya Systems）首席商務官 Nandan Nayampally 指出，“它們試圖解決部分編程難題，但很難打造出通用方案適配 GPU、CPU 和 FPGA。軟件棧種類越多，快速迭代的難度越大?！?/p>

目前，所有操作均通過軟件抽象層管理?！翱删幊绦杂缮蠈榆浖涌刂疲?亞達瓦利表示，“針對 FPGA，我們擁有先進工具，可接收工作負載、完成綜合、布局與打包，實現(xiàn)功耗、面積與性能的最優(yōu)平衡。這類工具是核心競爭壁壘，因此鮮有企業(yè)能突破。芯片人人可造，但打造成熟的軟件工具實現(xiàn)部署難度極大，其復雜度取決于功能廣度和可編程類型?！?/p>

FPGA AI開發(fā)流程。

展望未來，智能體 AI 有望加速 FPGA 設(shè)計，但未必能幫助用戶為產(chǎn)品編程 FPGA?！拔覀儗?AI 的未來應用前景充滿期待，這意味著無需成為頂尖的 FPGA 或?qū)Ｓ眉呻娐罚ˋSIC）設(shè)計師，” 亞達瓦利說，“智能體可將代碼轉(zhuǎn)換為可視化編碼，通過語音、圖表、原理圖等方式輸入信息，經(jīng)多輪處理生成最終代碼。這是理想狀態(tài)，目前智能體 AI 尚未普及，但這一方向為更多人參與平臺創(chuàng)新提供了可能。”

AI 帶來的新挑戰(zhàn)

同時，F(xiàn)PGA 新手和熟悉 FPGA 并引入 AI 的用戶均面臨挑戰(zhàn)?！半S著高級綜合工具的發(fā)展，F(xiàn)PGA 編程難度已大幅降低，”AMD 自適應與嵌入式產(chǎn)品營銷高級經(jīng)理 Rob Bauer 表示，“工程團隊可通過特定工具將算法或 C 代碼轉(zhuǎn)換為 RTL。從工具流程看，我們的 Vitis AI 等工具可實現(xiàn) PyTorch 模型到 AI 引擎的轉(zhuǎn)換，助力用戶快速部署 AI 芯片，難度顯著降低?！?/p>

鮑爾表示，目前基于 AI 的 RTL 代碼生成輔助工具仍較少，“但將 AI 工作負載部署到芯片中已容易許多，我們明確了所需支持的模型類型，并通過編譯器優(yōu)化、量化等技術(shù)適配芯片。”

其他企業(yè)則在探索智能體生成 RTL 的方案?！皩τ?FPGA 等可編程組件，原生 AI 編譯器和智能體可從高級代碼或自然語言中提取意圖，生成 RTL 或高層綜合（HLS）代碼，并自動優(yōu)化映射、流水線與時序收斂，”ChipAgents 創(chuàng)始人兼 CEO William Wang 說，“編譯器正轉(zhuǎn)向自適應流水線，可隨模型架構(gòu)和算子變化實時優(yōu)化內(nèi)核、內(nèi)存布局、并行性與調(diào)度?！?/p>

在片上系統(tǒng)（SoC）中集成獨立或嵌入式 FPGA 并非難事，但需專業(yè)技術(shù)實現(xiàn)落地，而 AI 為其提供了新可能?！跋掠慰蛻裘媾R的挑戰(zhàn)是，原本純軟件的工作現(xiàn)在需要設(shè)計 FPGA 硬件，這頗具難度，” 西門子 EDA 項目總監(jiān) Russell Klein 表示，“企業(yè)希望將算法轉(zhuǎn)化為 FPGA 設(shè)計，卻缺乏資深硬件工程師。我們開始探索用 C 語言甚至 Python 編寫算法，通過工具編譯到 FPGA 架構(gòu)中。傳統(tǒng) FPGA 設(shè)計依賴 Verilog/VHDL，而高級語言更貼合軟件開發(fā)人員的使用習慣，便于他們利用 FPGA 的能效優(yōu)勢。”

另一種思路是提升編譯器的智能化程度。“這能減少編程 FPGA 所需的硬件設(shè)計知識，” 克萊因說，“但目前尚未實現(xiàn)，任何廠商都無法讓軟件工程師僅通過編譯器自動生成代碼。工程師仍需理解硬件設(shè)計與數(shù)據(jù)流。軟件工程師完全可以學習相關(guān)技術(shù)，經(jīng)培訓后將算法從 CPU 遷移到可編程邏輯。長期來看，F(xiàn)PGA 編程將成為通用編程的延伸 —— 代碼可編譯運行于 CPU、GPU 或 FPGA 架構(gòu)，這是行業(yè)的長遠目標，所有參與者都在朝這一方向努力?！?/p>

核心挑戰(zhàn)在于針對特定工作負載優(yōu)化 FPGA，平衡功耗、性能與延遲?！扒度胧綀鼍靶鑳?yōu)先優(yōu)化成本，” 鮑爾說，“模型可在筆記本電腦運行，但無法滿足邊緣系統(tǒng)的性能需求。”

可編程邏輯與處理器的預處理時間，綠色表示低延遲且確定性，紅色表示高延遲且非確定性。

部署、測試 AI 工具并確保穩(wěn)定運行存在學習曲線?！凹夹g(shù)迭代極快，當前使用的模型可能很快過時，” 鮑爾說，“一年后可能出現(xiàn)更優(yōu)模型，因此需要快速適配的方案。不同用戶的難點因應用場景而異?！?/p>

工作負載遷移與可編程性在 AI 模型中的作用

若設(shè)計師明確運行的模型，可設(shè)計高效的 AI 加速器解決問題，巴亞系統(tǒng)的納揚帕利表示，“模型會不斷迭代，因此需要可編程性。同時需配套軟件抽象層，避免用戶反復學習新工具。”

由于未來需求未知，一定程度的可編程性至關(guān)重要。“英偉達的 GPU 本質(zhì)上是加速計算平臺，具備極強的可編程性，CUDA 是其成功的關(guān)鍵，” 納揚帕利說，“優(yōu)化可編程性的速度決定了競爭優(yōu)勢?！?/p>

隨著行業(yè)發(fā)展，可編程性、效率與適應性的動態(tài)平衡成為 FPGA 和 AI 系統(tǒng)設(shè)計的核心。盡管優(yōu)化仍是重點，但 AI 模型的迭代速度正趨于平緩。

“四五年前，機器學習編譯器開發(fā)者致力于打造通用編譯器，將任意 AI 模型轉(zhuǎn)換為高效中間表示，”ChipAgents 研究主管 Kexun Zhang 表示，“如今這一方向的投入大幅減少，因為 AI 的核心工作負載已不再是頻繁開發(fā)新模型。過去需要編譯器適配各類新型架構(gòu)，而當前主流是變換器的矩陣乘法，語言模型等核心場景對硬件可編程性要求不高，僅需適配單一工作負載?！?/p>

編程語言也會影響效率。“使用 Python 等高級語言編寫代碼必然犧牲功耗，” 弗勞恩霍夫應用集成系統(tǒng)研究所高效電子部門主管 Andy Heinig 說，“這類語言的能效不如嵌入式 C 或 C++?！?/p>

因此，盡管高級語言簡化了編程，卻可能犧牲能效?！拔覀儓孕跑浻布f(xié)同設(shè)計是節(jié)能的核心，但目前尚未普及，需通過更高層級的抽象解決問題，” 海尼希表示。

FPGA 設(shè)計的新進展

FPGA 設(shè)計的一大挑戰(zhàn)是打造適配多元應用的靈活工具。阿爾特拉的亞達瓦利指出，集成化軟件流程已實現(xiàn) AI 開發(fā)者、FPGA 工程師與嵌入式 / SoC 開發(fā)者的協(xié)同設(shè)計。

分析工具也愈發(fā)易用?！靶乱淮呐c熱分析工具精度大幅提升，可提供智能建議，幫助設(shè)計師在設(shè)計和布局階段優(yōu)化能耗與散熱，” 亞達瓦利說。

FPGA 雖為數(shù)字電路，但其分析需結(jié)合模擬特性，與內(nèi)存、互補金屬氧化物半導體（CMOS）和圖像傳感器類似?！癋PGA 本質(zhì)是數(shù)字電路，但其熔絲、電阻等組件的分析具有模擬特征，且因重復結(jié)構(gòu)可精細化分析每個單元，” 新思科技產(chǎn)品營銷總監(jiān) Marc Swinnen 說，“供電、信號完整性等均涉及模擬特性，尤其在高速場景。這類模擬分析工具通常針對小型設(shè)計，而 FPGA 分析規(guī)模龐大?！?/p>

基于云的新工具與基礎(chǔ)設(shè)施讓 FPGA 設(shè)計師能前所未有的精細化分析完整設(shè)計。

DSP 的設(shè)計與部署

FPGA 并非唯一可編程硬件，AI 也為 DSP 設(shè)計帶來新挑戰(zhàn)。盡管 AI 降低了 DSP 設(shè)計難度，但現(xiàn)實傳感器的模擬數(shù)據(jù)量增加帶來了復雜度。

“機器學習可基于模擬仿真數(shù)據(jù)自動調(diào)諧 DSP 算法，助力數(shù)?；旌蠀f(xié)同設(shè)計，” Cadence 計算機視覺 / AI 產(chǎn)品高級總監(jiān) Amol Borkar 說，“這縮短了設(shè)計周期，幫助工程師在模擬精度與 DSP 復雜度間找到平衡。”

這種復雜性推動了數(shù)模設(shè)計團隊的協(xié)作變革。“過去數(shù)模設(shè)計相互獨立，如今必須協(xié)同工作，” 博卡表示。

功耗與面積的權(quán)衡仍是核心?！澳M模塊能效高但擴展性差，基于 DSP 的方案可提升性能但增加功耗與芯片面積，” 博卡解釋道，“設(shè)計師需權(quán)衡：采用高分辨率模數(shù)轉(zhuǎn)換器簡化 DSP 工作，還是低分辨率轉(zhuǎn)換器并讓 DSP 承擔更多計算？”

在邊緣 AI 部署中，開發(fā)者需明確傳統(tǒng) DSP 與矢量擴展（如 Arm Helium）的適用場景。英飛凌科技物聯(lián)網(wǎng)、計算與無線業(yè)務部高級副總裁 Steven Tateosian 舉例，健身手表的音頻處理主要由傳統(tǒng) DSP 完成，而預處理則由 Arm Cortex M55 微控制器的 DSP Helium 擴展實現(xiàn)，“這類 DSP 的應用場景與音頻處理不同，更側(cè)重前后濾波?！?/p>

汽車領(lǐng)域同樣面臨類似問題?！癆I 無法解決分割或系統(tǒng)架構(gòu)問題，而是提供新的數(shù)據(jù)分析與反饋方式，” 英飛凌互聯(lián)安全系統(tǒng)總裁 Thomas Rosteck 說。

內(nèi)存編譯器

隨著 AI 模型復雜度提升和軟件優(yōu)先設(shè)計方法普及，高級內(nèi)存編譯器的需求日益增長。

“芯片架構(gòu)師在確定硬件規(guī)格前，優(yōu)先考慮軟件算法需求，尤其是機器學習與數(shù)據(jù)分析，” 新思科技嵌入式內(nèi)存 IP 首席產(chǎn)品經(jīng)理 Daryl Seitzer 說，“快速適配內(nèi)存架構(gòu)以支持獨特 AI 算法的能力，成為芯片設(shè)計的核心競爭力。這推動了靈活可擴展嵌入式內(nèi)存編譯器的發(fā)展，以應對 AI 應用對數(shù)據(jù)結(jié)構(gòu)、并行訪問的新需求?！?/p>

新一代內(nèi)存編譯器提供高靈活配置、超低電壓支持和多端口選項，確保內(nèi)存 IP 快速適配算法變化?！懊嫦?AI 的內(nèi)存特性包括轉(zhuǎn)置數(shù)據(jù)流、針對稀疏數(shù)據(jù)的功耗優(yōu)化設(shè)計、乘累加單元間距匹配等，” 賽策補充道。

總結(jié)

FPGA、DSP 等可編程芯片在芯片架構(gòu)中的地位愈發(fā)重要，各類應用需組合多種處理器實現(xiàn)目標。隨著 AI 模型與應用迭代，新工具讓設(shè)計師和用戶更易利用可編程特性。

“技術(shù)架構(gòu)師需明確哪些功能適配 FPGA、GPU、ASIC 或其他芯片，” 阿爾特拉的亞達瓦利說，“這一架構(gòu)階段的核心是劃分設(shè)計，確定數(shù)據(jù)平面與控制平面的分工，并權(quán)衡總擁有成本、市場需求與行業(yè)趨勢。”

FPGA 的核心優(yōu)勢在于 I/O 靈活性、確定性延遲 / 低延遲、安全靈活性及整合多類工作負載的能力?！翱蓮钠脚_層面設(shè)計風險方案，實現(xiàn)工作負載的高效編排與仲裁，最終適配上層軟件層，實現(xiàn)優(yōu)秀的軟硬件協(xié)同設(shè)計。”