市場壓力與設(shè)計挑戰(zhàn)

面對激烈的市場競爭，嵌入式系統(tǒng)設(shè)計人員必須重新評估開發(fā)流程。系統(tǒng)復(fù)雜度持續(xù)提升，同時在性能、功耗與空間方面的約束卻愈發(fā)嚴(yán)苛。不斷迭代的行業(yè)標(biāo)準(zhǔn)、新興市場以及多變的行業(yè)趨勢，要求設(shè)計流程具備高度靈活性，能夠快速適配變化。設(shè)計人員需要開發(fā)更復(fù)雜的系統(tǒng)，并快速推出全新產(chǎn)品或衍生型號產(chǎn)品。

盡管這些需求看似意味著需要投入更多開發(fā)時間與資源，但產(chǎn)品上市窗口期卻在不斷收窄，研發(fā)團(tuán)隊(duì)必須在更短周期內(nèi)交付更先進(jìn)、更靈活的系統(tǒng)方案。同時，成本預(yù)算限制往往迫使團(tuán)隊(duì)精簡人員與投入，而非擴(kuò)充規(guī)模。想要獲得市場成功，就必須采用更高效的開發(fā)方式，快速打造功能豐富、高性能且具備適配能力的產(chǎn)品。

ARM 平臺格局集中化

對設(shè)計人員而言，一個有利趨勢是：嵌入式平臺正逐步向 ARM 處理器統(tǒng)一集中。幾年前，處理器市場呈現(xiàn)碎片化格局，PowerPC、RISC、MIPS、SPARC 架構(gòu)各自割據(jù)。隨著市場逐步成熟，ARM 處理器已成為眾多嵌入式應(yīng)用的事實(shí)上行業(yè)標(biāo)準(zhǔn)。

如今基于 ARM 的解決方案品類日益豐富，既有標(biāo)準(zhǔn)通用器件，也包含可在可編程邏輯與 ASIC 中實(shí)現(xiàn)的ARM 軟核 IP與ARM 硬核 IP。

即便如此，傳統(tǒng)通用嵌入式方案仍難以滿足現(xiàn)代設(shè)計要求：

• 多芯片方案：實(shí)現(xiàn)相對簡單，但成本高，且無法兼顧設(shè)計靈活性、功耗與性能指標(biāo)；

• 基于 FPGA 軟核處理器的單芯片方案：上手容易，但性能存在明顯瓶頸；

• 集成增強(qiáng)型 ARM 硬核的 ASIC SoC：功耗與性能表現(xiàn)優(yōu)異，但開發(fā)周期長、靈活性低、研發(fā)成本高昂，導(dǎo)致大量應(yīng)用產(chǎn)品上市周期被嚴(yán)重延后。

基于 FPGA 的單芯片實(shí)現(xiàn)方案

想要保持市場競爭力，嵌入式研發(fā)人員需要一套兼具高靈活性與高效率的解決方案?；?FPGA 的單芯片架構(gòu)能夠縮短產(chǎn)品上市周期，是替代多芯片方案與 ASIC SoC 方案的優(yōu)質(zhì)選擇。

過去十年，內(nèi)嵌處理器的 FPGA 應(yīng)用規(guī)模持續(xù)穩(wěn)步增長。但并非所有 FPGA 方案都能滿足嚴(yán)苛的現(xiàn)代設(shè)計要求。傳統(tǒng)基于 FPGA 的 ARM 系統(tǒng)多采用基于硬件描述語言（HDL）的軟核處理器，這類方案僅適用于規(guī)模、功耗、性能需求適中的簡易系統(tǒng)，難以支撐復(fù)雜高端設(shè)計。

對于功能持續(xù)迭代的復(fù)雜系統(tǒng)，在同一芯片平臺上集成經(jīng)過優(yōu)化的 ARM 硬核與 FPGA 可編程邏輯陣列，是更優(yōu)的技術(shù)路線。

SoC FPGA 架構(gòu)

各大 FPGA 廠商技術(shù)迭代，催生了片上系統(tǒng)級 FPGA（SoC FPGA） 這類器件，可全面滿足嵌入式系統(tǒng)的多項(xiàng)核心需求。

基于 ARM 的 SoC FPGA 在單顆芯片內(nèi)集成增強(qiáng)型 ARM 處理器、內(nèi)存控制器、外設(shè)接口以及可自定義的 FPGA 可編程邏輯陣列。

ARM 架構(gòu) SoC FPGA 將經(jīng)過優(yōu)化的硬核處理器系統(tǒng)（HPS） 與 FPGA 邏輯陣列深度集成在同一芯片內(nèi)部。

硬核處理器系統(tǒng)通常包含雙核 ARM 處理器、多端口內(nèi)存控制器與多路外設(shè)單元。處理器性能可達(dá)約 4000 DMIPS（Dhrystone 2.1 基準(zhǔn)測試），整機(jī)功耗低于 1.8 瓦。

內(nèi)置硬核 IP 核可提升性能、降低功耗與物料成本，同時節(jié)省可編程邏輯資源，供用戶實(shí)現(xiàn)自定義邏輯功能。可編程邏輯陣列可靈活適配各類通信標(biāo)準(zhǔn)與網(wǎng)絡(luò)協(xié)議。

（圖 1、圖 2、圖 3 示意圖）

應(yīng)用實(shí)例：下一代電機(jī)驅(qū)動器

采用單芯片架構(gòu)可顯著提升系統(tǒng)性能、降低整機(jī)功耗。在電機(jī)驅(qū)動系統(tǒng)中，控制環(huán)刷新速率是核心性能指標(biāo)。

同規(guī)格條件下，SoC FPGA 的控制環(huán)速度可達(dá)傳統(tǒng)多芯片方案的 20 倍，環(huán)路運(yùn)算耗時從 100 微秒縮短至 5 微秒。效率隨之大幅提升，進(jìn)而顯著降低整機(jī)長期運(yùn)行成本。

實(shí)測案例中，這款 SoC FPGA 整機(jī)功耗相比傳統(tǒng)三芯片方案降低約 37%。

（圖 4a、圖 4b 示意圖）

SoC FPGA 可將多路驅(qū)動電路集成至單芯片，減少外圍器件，從而降低系統(tǒng)整體物料成本。

案例中，單顆 SoC FPGA 可同時驅(qū)動兩臺電機(jī)，而傳統(tǒng)多芯片方案一顆器件僅能驅(qū)動一臺電機(jī)。相比為每臺電機(jī)單獨(dú)配置一套多芯片方案，單芯片雙電機(jī)方案整體成本降低約 53%。

同時，F(xiàn)PGA SoC 可便捷擴(kuò)展支持更多電機(jī)通道、集成整套驅(qū)動控制系統(tǒng)，并兼容實(shí)現(xiàn)多種通信協(xié)議。

核心要點(diǎn)

采用 FPGA SoC 技術(shù)的設(shè)計團(tuán)隊(duì)，能夠同時提升系統(tǒng)性能與靈活性。

硬核 IP 具備高性能、低功耗、高集成度優(yōu)勢；片內(nèi) FPGA 可編程邏輯陣列支持研發(fā)階段與現(xiàn)場應(yīng)用階段的快速設(shè)計迭代及功能定制。

現(xiàn)場可編程硬件平臺，搭配成熟完善、自動化程度高的設(shè)計與軟件開發(fā)工具，可讓企業(yè)基于商用芯片快速開發(fā)定制化 SoC，開發(fā)周期遠(yuǎn)短于 ASIC 與傳統(tǒng)多芯片方案。

設(shè)計成果具備靈活可配置、可在線升級、可復(fù)用的特性，幫助企業(yè)快速適配新興市場、更迭的行業(yè)標(biāo)準(zhǔn)與先進(jìn)工藝節(jié)點(diǎn)，有效延長產(chǎn)品生命周期。

當(dāng)前嵌入式系統(tǒng)需求已來到發(fā)展拐點(diǎn)，基于 FPGA 的 SoC 已成為可行且具備顯著優(yōu)勢的選型方向。

融合硬核處理器與可編程邏輯的 SoC FPGA，能夠幫助設(shè)計人員攻克各類復(fù)雜系統(tǒng)設(shè)計難題，同時實(shí)現(xiàn)更快上市節(jié)奏、平衡成本與性能、拉長產(chǎn)品使用壽命。