·    西門子與 NVIDIA 實現(xiàn)驗證領(lǐng)域關(guān)鍵突破，通過西門子 Veloce proFPGA CS 系統(tǒng)與 NVIDIA 性能優(yōu)化芯片架構(gòu)的深度結(jié)合，可在數(shù)天內(nèi)完成流片前數(shù)萬億次時鐘周期的驗證采集。

·    該解決方案可加速 AI/ML 系統(tǒng)級芯片（SoC）的研發(fā)進程，提升產(chǎn)品可靠性，助力 NVIDIA 團隊在首輪流片前，即可穩(wěn)定運行大型工作負(fù)載并完成設(shè)計優(yōu)化。 

西門子與 NVIDIA 密切合作，使西門子 Veloce? proFPGA CS 硬件輔助驗證與確認(rèn)系統(tǒng)，能夠支持芯片設(shè)計工程師與系統(tǒng)架構(gòu)師在首輪流片前，運行并采集數(shù)萬億次驗證時鐘周期，從而實現(xiàn)更優(yōu)的設(shè)計迭代。 

作為雙方長期戰(zhàn)略合作的重要成果，NVIDIA 與西門子攜手攻克了此前行業(yè)難以實現(xiàn)的技術(shù)目標(biāo)，依托西門子 Veloce proFPGA CS 可擴展、優(yōu)化的硬件架構(gòu)，結(jié)合 NVIDIA 高性能芯片架構(gòu)，僅需數(shù)天即可完成數(shù)十萬億次時鐘周期的驗證采集工作。 

西門子數(shù)字化工業(yè)軟件硬件輔助驗證事業(yè)部高級副總裁兼總經(jīng)理 Jean-Marie Brunet 表示：“NVIDIA 與西門子在多個領(lǐng)域展開深度合作，近期更是聚焦硬件輔助驗證方法論的推進，尤其是基于 FPGA 的原型驗證方向，以適配復(fù)雜 AI/ML SoC 帶來的嚴(yán)苛驗證與確認(rèn)需求。Veloce proFPGA CS 將高度靈活可擴展的硬件架構(gòu)，與先進易用的實現(xiàn)及調(diào)試軟件流程相結(jié)合，以應(yīng)對上述挑戰(zhàn)。無論是單 FPGA 的 IP 核驗證，還是數(shù)十億門級的芯粒設(shè)計，都能為客戶提供適配的解決方案?！?nbsp;

NVIDIA 硬件工程事業(yè)部副總裁 Narendra Konda 表示：“隨著 AI 與計算架構(gòu)復(fù)雜度的持續(xù)攀升，芯片研發(fā)團隊亟需高性能驗證解決方案，以完成海量工作負(fù)載的驗證，加速產(chǎn)品上市進程。NVIDIA 性能優(yōu)化的芯片架構(gòu)與西門子 Veloce proFPGA CS 深度融合，可支持設(shè)計工程師在數(shù)天內(nèi)完成數(shù)萬億次時鐘周期的驗證，為下一代 AI 技術(shù)的可靠性保障提供了所需的規(guī)模支撐?！?nbsp;

基于 FPGA 的原型驗證系統(tǒng)具備出色的運行速度，其運行流片前驗證工作負(fù)載的耗時，遠(yuǎn)少于軟件仿真（Simulation）甚至硬件加速（Emulation）。但由于芯片本身以及配套軟件復(fù)雜度不斷升級，當(dāng)前 AI/ML 設(shè)計對驗證能力提出了更高要求。 

為適配行業(yè)發(fā)展需求、保障產(chǎn)品上市時間與可靠性，在短時間內(nèi)運行數(shù)萬億次時鐘周期的能力，已成為芯片驗證的核心剛需。傳統(tǒng)的軟件仿真與硬件加速驗證工具，在合理的實際作業(yè)時間內(nèi)，僅能支持?jǐn)?shù)百萬次時鐘周期驗證，即便在優(yōu)化場景下也僅能實現(xiàn)數(shù)十億次規(guī)模，無法實現(xiàn)更大規(guī)模擴展。