物聯(lián)網(wǎng)相關(guān)話題近年來持續(xù)發(fā)燒，引爆巨大的市場(chǎng)商機(jī)，根據(jù)研調(diào)機(jī)構(gòu)Gartner的市場(chǎng)研調(diào)報(bào)告稱，全球每秒接入物聯(lián)網(wǎng)的設(shè)備將達(dá)63臺(tái)，并預(yù)估2015-2020年物聯(lián)網(wǎng)市場(chǎng)規(guī)模將達(dá)千億美元量級(jí)。物聯(lián)網(wǎng)已經(jīng)滲透到各行各業(yè)與日常生活中，并極大地?cái)U(kuò)展監(jiān)控并測(cè)量真實(shí)世界中發(fā)生的事情的能力。物聯(lián)網(wǎng)將物品和因特網(wǎng)連接起來，含有物聯(lián)網(wǎng)芯片裝置可進(jìn)行監(jiān)控與測(cè)量進(jìn)行信息交換和通信，而物聯(lián)網(wǎng)芯片為了提供與儲(chǔ)存更多的數(shù)據(jù)，在相關(guān)芯片設(shè)計(jì)上，使用到只讀存儲(chǔ)器(Read-Only Memory，ROM）與靜態(tài)隨機(jī)存取內(nèi)存(Static Random-Access Memory，SRAM）的容量也比過往的大。

　　為確保芯片上的內(nèi)存工作正常，內(nèi)建自我測(cè)試技術(shù) (BIST; Built-In Self -Test) 成為芯片實(shí)作中，不可或缺的一部分。因此，厚翼科技（HOY technologies）特別開發(fā)「整合性內(nèi)存自我測(cè)試電路產(chǎn)生環(huán)境-BRAINS」，以解決傳統(tǒng)設(shè)計(jì)之不足。自我測(cè)試電路 (Built-In Self-Test)可以提高測(cè)試的錯(cuò)誤涵蓋率，縮短設(shè)計(jì)周期，增加產(chǎn)品可靠度，進(jìn)而加快產(chǎn)品的上市速度。傳統(tǒng)的測(cè)試做法是針對(duì)單一嵌入式內(nèi)存開發(fā)嵌入式測(cè)試電路，所以會(huì)導(dǎo)致芯片面積過大與測(cè)試時(shí)間過久的問題，進(jìn)而增加芯片設(shè)計(jì)的測(cè)試費(fèi)用與銷售成本。此外，傳統(tǒng)內(nèi)存測(cè)試方法無法針對(duì)一些缺陷類型而彈性選擇內(nèi)存測(cè)試的算法，將導(dǎo)致內(nèi)存測(cè)試結(jié)果不準(zhǔn)確。

1.整合性內(nèi)存自我測(cè)試電路產(chǎn)生環(huán)境-BRAINS

BRAINS是從整體的芯片設(shè)計(jì)切入，利用硬件架構(gòu)共享的觀念，創(chuàng)造使用者能輕易產(chǎn)生優(yōu)化的BIST電路工具。

厚翼科技硬件架構(gòu)共享

內(nèi)存測(cè)試電路整合性開發(fā)環(huán)境-BRAINS，基本架構(gòu)圖如下：

BRAINS有下列功能：

n支持RTL和Gate-level格式

n透過BFL (BRAINS Feature List)設(shè)定BRAINS的功能

n自動(dòng)進(jìn)行內(nèi)存判別

n自動(dòng)產(chǎn)生Testbench

n自動(dòng)嵌入BIST到原設(shè)計(jì)

n自動(dòng)追蹤 Clock Source

n透過UDM (User DefinedMemory) 檔案支持用戶自行定義的內(nèi)存

在機(jī)臺(tái)與BIST測(cè)試操作時(shí)，BIST的頻率操作可以為由機(jī)臺(tái)提供或芯片本身提供:

1.1.BIST的頻率操作由機(jī)臺(tái)提供時(shí)，BRAINS的相關(guān)設(shè)定為clock_trace= no與clock_switch_of_memory = yes，BRAINS在生成BIST電路，對(duì)于內(nèi)存Clock接到MCK。

未來在機(jī)臺(tái)與BIST測(cè)試時(shí)，機(jī)臺(tái)提供Clock到BIST MCK進(jìn)行BIST測(cè)試。

nclock_switch_of_memory :When this option set to “yes”, the clock signal of memory model will be changedto MCK by clock multiplexer in test mode. The clock frequency of MBIST circuitsand memories are running at same frequency in test mode.

1.2.BIST的頻率操作由芯片提供BRAINS相關(guān)的設(shè)定如下:

BIST Function設(shè)定:

nclock_trace : Please setthis option to “yes”. It is in charge of disabling/ enabling clock tree tracingfunction.

ninsertion : Please set thisoption to “yes”. It is used to integrate generated MBIST circuits and originalsystem designs.

The block diagram forintegrated system design

nintegrator_mode : Pleaseset this option to “yes”. It is used to add dedicated test port in top modulefor MBIST circuits based on interface option.

Ifthis option is set to “yes”, BRAINS will reserve signals internally for testonly. In this case (set to “yes”), users can use share pin

nauto_group : Please setthis option to “yes”. BRAINS provide auto-grouping function to group memorymodels based on settings in “GROUP” function block automatically.

Clock Fuction設(shè)定:

nsdc_file : The path of SDCfile.

ndefine{clock_name} : Setclock domain name

nclock_cycle : Set workingperiod (ns) of clock domain defined in “clock_name”.

nclock_source_list: Set source pin or port of clock domain defined in “clock_name”. please divideeach hierarchy by space. If there are more than one source, please divide eachsource by comma.

　　因應(yīng)晶圓廠提供的cell library 不同，BRAINS 提供給使用者能將cell library的行為加入到BRAINS 數(shù)據(jù)中，能避免BRAINS在clocktracing的過程被中斷。

BRAINS 的相關(guān)設(shè)定將要自定義的cell library的行為加入到BRAINS:

nset user_cell = ./cell_info_name.info

自定義的cell library的格式:

例如，cell library定義其中的MUX2CK(.A( ) , .B( ) , .O( ) , .SEL( ))，MUX2CK的行為A 與 B為Inputport ，O為Outpot port，SEL為Select。在cellinfo中定義[CellName] MUX2CK[Description] A:input , O:output，BRAINS clocktracing執(zhí)行時(shí)，當(dāng)碰到MUX2CK時(shí)，Clock的來源會(huì)判斷為由portA 提供。此外如果在cellinfo中相同的cell name需要有不同的輸入源時(shí)，[CellName]MUX2CK [Description] B:input , O:output再加上[Hier] hierarchy定義時(shí)，BRAINS clock tracing執(zhí)行時(shí)，當(dāng)碰到hierarchy等于 [Hier]的內(nèi)容時(shí)，當(dāng)下cell的定義依據(jù)定義，選擇不同的輸入來源。

　　當(dāng)產(chǎn)生BIST后，因?yàn)槊恳唤MBIST 控制電路的Clock 來源尚未和芯片上的Clock接通。要如何與芯片的Clock相接，BRAINS提供Integration 流程，方便用戶整合芯片設(shè)計(jì)與 BIST電路。

1.3.BIST的頻率操作由芯片提供與外部提供并存。

2.總結(jié):

　　內(nèi)存測(cè)試電路「整合性內(nèi)存自我測(cè)試電路產(chǎn)生環(huán)境-BRAINS」提供多元化的Clock設(shè)計(jì)，方便使用者依其需求選擇應(yīng)用，加速開發(fā)的時(shí)程與提升產(chǎn)品可靠度。