Cadence已開(kāi)發(fā)出第三代通用芯片互連快遞（UCIe）IP解決方案，支持臺(tái)積電N3P流程中每通道最高64 Gbps的數(shù)據(jù)速率。這一發(fā)展反映了基于芯片組架構(gòu)的持續(xù)勢(shì)頭，設(shè)計(jì)師們推動(dòng)更高帶寬和更緊密的集成，尤其是在先進(jìn)節(jié)點(diǎn)上。

此次更新具有相關(guān)性，因?yàn)閁CIe IP正日益影響工程師如何處理多芯片集成，尤其是在AI加速器、高性能計(jì)算和數(shù)據(jù)中心平臺(tái)中，帶寬密度和能效正成為系統(tǒng)層面的限制。

UCIe IP 目標(biāo)是高級(jí)節(jié)點(diǎn)的更高帶寬

據(jù)Cadence稱(chēng)，流片的UCIe IP符合UCIe規(guī)范，旨在支持尖端工藝技術(shù)下的可擴(kuò)展的芯片對(duì)芯片互連。遷移到臺(tái)積電的N3P節(jié)點(diǎn)有望實(shí)現(xiàn)比早期實(shí)現(xiàn)更高的每瓦性能，盡管最終的系統(tǒng)級(jí)提升將取決于封裝、集成選擇和工作負(fù)載配置文件。

公司將該解決方案定位為更廣泛推動(dòng)解決隨著設(shè)計(jì)轉(zhuǎn)向3nm級(jí)節(jié)點(diǎn)而出現(xiàn)的功耗、性能和面積權(quán)衡的一部分。高速芯片對(duì)芯片連接在此背景下變得越來(lái)越關(guān)鍵，尤其是在單體擴(kuò)展被異構(gòu)集成策略取代的情況下。

Cadence指出，該IP支持多種協(xié)議，包括AXI、CXS、CHI-C2C、PCIe和CXL，這些協(xié)議可簡(jiǎn)化集成到多種基于芯片組的系統(tǒng)。這種靈活性對(duì)于跨混合供應(yīng)商生態(tài)系統(tǒng)或針對(duì)不同平臺(tái)重用的歐洲系統(tǒng)設(shè)計(jì)師可能具有相關(guān)意義。

人工智能和高性能計(jì)算系統(tǒng)的芯片組連接

UCIe IP每通道64 Gbps，定位支持芯片組間高總帶寬，這是AI和高性能計(jì)算工作負(fù)載的關(guān)鍵需求。Cadence報(bào)告的帶寬密度數(shù)據(jù)因封裝方式而異，表明先進(jìn)封裝技術(shù)仍然是實(shí)現(xiàn)高速互連IP全部潛力的關(guān)鍵因素。

該解決方案還包括糾錯(cuò)、車(chē)道空間和診斷支持等功能，旨在提升啟動(dòng)和運(yùn)行過(guò)程中的穩(wěn)健性。Cadence指出，自校準(zhǔn)能力可能減少系統(tǒng)初始化時(shí)對(duì)固件干預(yù)的需求，從而可能縮短開(kāi)發(fā)周期。

“自2018年首次錄音出廠以來(lái)，Cadence一直走在全線接口解決方案的前沿。2022年轉(zhuǎn)向UCIe，過(guò)去兩年我們廣泛演示了第一代和第二代UCIe解決方案的硅質(zhì)證明?！癈adence硅解決方案集團(tuán)市場(chǎng)副總裁Arif Khan說(shuō)，“鑒于AI和高性能計(jì)算應(yīng)用對(duì)吞吐量和效率的巨大需求，我們自豪地推出了第三代UCIe IP——實(shí)現(xiàn)64G的速度?！?/p>