現(xiàn)實(shí)應(yīng)用需要真實(shí)世界的連接。通常，這意味著模擬信號在系統(tǒng)中被數(shù)字化，以便微處理器、ASIC或FPGA收集數(shù)據(jù)并做出決策。如果你是數(shù)據(jù)轉(zhuǎn)換器概念的新手，或者距離上次模擬課程已經(jīng)很久了，數(shù)據(jù)手冊、設(shè)計(jì)規(guī)范和考慮可能會顯得陌生甚至令人困惑。那么，這些縮寫到底意味著什么？你為什么要關(guān)心無雜亂動態(tài)范圍（SFDR）或抗鋸齒呢？

主要選拔標(biāo)準(zhǔn)

總體而言，大多數(shù)設(shè)計(jì)師在選擇模數(shù)轉(zhuǎn)換器（ADC）時(shí)似乎關(guān)注幾個(gè)主要標(biāo)準(zhǔn)。在設(shè)計(jì)下一代便攜式低功耗數(shù)據(jù)采集系統(tǒng)時(shí)，功耗等規(guī)格可能非常重要。但在大多數(shù)情況下，工程師開始考慮零件的基礎(chǔ)是：

• 數(shù)字接口（SPI、I2C、并行等）

• 分辨率（所需有效比特?cái)?shù)量）

• 轉(zhuǎn)換速度要求

• ADC架構(gòu) ? 輸入結(jié)構(gòu)（模擬信號的外觀）

次要選擇標(biāo)準(zhǔn)通常包括功耗因素（有源模式和睡眠模式）以及參考電壓積分。它們通常還包含系統(tǒng)友好型功能，如數(shù)字?jǐn)?shù)據(jù)集成FIFO、集成可編程增益放大器（PGA）或連接到串行總線的通用I/O。

數(shù)字接口選擇

ADC的數(shù)字部分通常是主要的標(biāo)準(zhǔn)。這是因?yàn)閿?shù)字系統(tǒng)的實(shí)現(xiàn)可能受限于某些接口類型的可用性以及所需的數(shù)據(jù)傳輸速率。

例如，當(dāng)你用你10年的遺留代碼將ADC接口連接到你最喜歡的微控制器時(shí)，ADC上可能只有一個(gè)I-2C接口。對于高速或高分辨率的ADC，對于數(shù)字濾波等在FPGA內(nèi)部運(yùn)行的應(yīng)用，并行接口可能是快速傳輸大量數(shù)據(jù)的最便捷方式。

三種主要接口類型——兩線或I-2C、三線或 SPI 以及并聯(lián)——在精密 ADC 上各有優(yōu)缺點(diǎn)。高速ADC（大于10 Msamples/s）還可能提供低電壓差分信號（LVDS）作為高速串行連接FPGA的接口。

兩線或I-2C 接口引腳數(shù)低，因此封裝體積較小。換句話說，數(shù)據(jù)傳輸只使用兩個(gè)引腳。這使得在非常小的封裝中實(shí)現(xiàn)了最大的通道數(shù)量。例如，八針封裝提供兩個(gè)接口引腳、兩個(gè)引腳供電和四個(gè)引腳供模擬輸入。例如，Maxim的MAX11613四通道12位ADC采用micro-max八針封裝。

這些設(shè)備的小型機(jī)型使其非常適合消費(fèi)級應(yīng)用和系統(tǒng)功率監(jiān)控應(yīng)用。（I2C 也與電源管理 SMBus 協(xié)議非常相似。）此外，空間受限的應(yīng)用中使用三軸加速度計(jì)和陀螺儀，如游戲控制器和推算死法系統(tǒng)，常因每單位面積通道數(shù)較多而使用基于 I2C 的 ADC。

然而，這些接口傳輸速度較慢，且難以隔離。I2C 接口上的數(shù)據(jù)引腳是一個(gè)雙向開集電極引腳。因此，在需要（光學(xué)）隔離以實(shí)現(xiàn)噪聲隔離或安全（如醫(yī)療應(yīng)用）的系統(tǒng)中使用接口可能會變得困難。此外，基于 2C的系統(tǒng)可能很慢。他們的最大數(shù)據(jù)傳輸速率通常不會超過3.4 Mbits/s。

三線接口和SPI提供全雙工高速總線，理論上支持100 Mbits/s。此外，如果多個(gè)ADC（或其他SPI設(shè)備）在單一總線上，你可以在一個(gè)隔離的SPI總線上串聯(lián)8個(gè)32通道的8個(gè)MAX11040部件，用于電網(wǎng)應(yīng)用。此外，SPI支持簡便且經(jīng)濟(jì)的（光學(xué)）隔離。這種方法在FPGA中也相對容易實(shí)現(xiàn)。不過它需要的銷針比 I2C 多。

并行接口提供高吞吐量和簡單的邏輯控制接口，這對FPGA來說非常有利。不幸的是，它們還要求銷量很高。

ADC 分辨率

那你需要多少位？這個(gè)簡單的問題可能因固有的ADC誤差、信號幅度、最低有效位（LSB）步長以及動態(tài)范圍要求而變得復(fù)雜。例如，簡單的系統(tǒng)電壓和電流測量可能只需8位、10位或12位ADC。但在經(jīng)典電阻橋式配置中測量傳感器可能需要24位σ-delta ADC器件來檢測非常大整體信號中的微小信號變化。

分辨率通常以dB（分貝）表示，用于近似ADC的整體信噪比（SNR），從而反映其能從傳感器或系統(tǒng)噪聲底中分離出的信號大小。

每個(gè)分辨率位約為6 dB。因此，理論上，12位ADC應(yīng)有約72 dB的信噪比。實(shí)際上，許多因素限制了信噪比，而信噪比達(dá)到70 dB或更高的12位ADC被認(rèn)為是不錯(cuò)的。

ADC供應(yīng)商以兩種常見形式引用該價(jià)值數(shù)據(jù)：有效比特?cái)?shù)（ENOB）或信噪與失真（SINAD）。這兩種形式是相關(guān)的。ENOB的一個(gè)定義是：

ENOB = （SINAD – 1.76）/6.02

其中所有值均以dB為單位。SINAD是去除直流項(xiàng)后，所需信號（基頻）與所有失真和噪聲產(chǎn)物之和的比值。另外：

SINAD = （均方根信號/均方根噪聲）)

在一個(gè)完全線性（無失真）但噪聲較大的情況下，SINAD和SNR是可互換的。我們來看一個(gè)簡單的MAX1240例子，一個(gè)12位單通道ADC。數(shù)據(jù)手冊給SINAD是70 dB的最壞情況，所以按照上述公式，我們得到ENOB為：

ENOBMAX1240 = （70 – 1.76） / 6.02 = 11.34 位

噪聲源和諧波會嚴(yán)重影響你的ADC質(zhì)量。很多系統(tǒng)和ADC內(nèi)部都有影響。我們會在本文后面介紹一些常見的噪聲源。

因此，在決定所需比特?cái)?shù)之前，請考慮系統(tǒng)和ADC誤差，如噪聲和諧波，并確保即使考慮了誤差，分辨率也足夠。如果分辨率不夠高，數(shù)據(jù)讀取時(shí)會出現(xiàn)量化誤差，系統(tǒng)精度會受到影響（見圖1）。

1. 對于分辨率的每一步，任何落入1 LSB寬度的模擬輸入輸出都會產(chǎn)生相同的數(shù)字輸出。這種不確定性就是ADC的量化誤差。

轉(zhuǎn)換速度要求

在確定ADC所需轉(zhuǎn)速時(shí)，必須考慮多個(gè)因素。然而，它們都源自奈奎斯特理論。如果你錯(cuò)過了那場激動人心的講座，這里有執(zhí)行摘要。要重現(xiàn)信號的真實(shí)表現(xiàn)，必須定期采樣，頻率至少是你感興趣的最高頻率信號的兩倍：

f采樣 > 2 * k * f信號（最大值）

其中 k > 1 是過采樣因子。

2×的數(shù)被稱為奈奎斯特頻率。圖2展示了一個(gè)簡單的例子。綠色線條表示正在測量的信號。第一種情況下，每個(gè)周期采樣超過兩個(gè)采樣點(diǎn)時(shí)，信號的真實(shí)表示是實(shí)現(xiàn)的。在第二種情況下，欠采樣會導(dǎo)致信號的虛假表示。大多數(shù)系統(tǒng)中的良好設(shè)計(jì)實(shí)踐會導(dǎo)致信號被過度采樣至少是最高目標(biāo)頻率的三到四倍。

2. 轉(zhuǎn)換者必須采樣數(shù)據(jù)至少是最大頻率的兩倍，才能真實(shí)表示采樣信號（a）。采樣少于周期的兩倍時(shí)，信號表示錯(cuò)誤（紅線）（b）。

這里有一個(gè)簡單的應(yīng)用示例。在系統(tǒng)功率監(jiān)控應(yīng)用中，被數(shù)字化的信號通常是直流信號，除非在開機(jī)、斷電和故障狀態(tài)下。在故障情況下，可能需要1毫秒響應(yīng)。例如每通道采樣10 ksample/s，允許一個(gè)80 ks采樣的八通道ADC監(jiān)控四種電流和四個(gè)電壓，并進(jìn)行10倍超采樣，以確保故障條件要求得到滿足。

那么，如果信號輸入頻率（或部分輸入頻率）超過ADC的奈奎斯特頻率，會發(fā)生什么？這并不好，會導(dǎo)致被觀察信號的諧波頻率產(chǎn)生噪聲。這被稱為混疊現(xiàn)象（見圖3）。ENOB是信噪比和失真函數(shù)，因此如果信號中含有超過ADC奈奎斯特頻率的成分，ENOB會受到影響。

3. 混疊在頻域（a）中引起諧波失真，可以通過低通濾波器（b）消除。

為解決這個(gè)問題，通常會使用低通抗鋸齒濾波器，在ADC數(shù)字化信號前過濾掉目標(biāo)頻率以外的信號。（ADC的輸入帶寬也會影響諧波失真，ADC傳遞函數(shù)的線性性也會影響）

抗鋸齒濾波器

抗鋸齒濾波器限制輸入到ADC的信號范圍。它們衰減了那些不感興趣且可能引起諧波失真的頻率（見圖4）?？逛忼X濾波器可以通過三種基本方案構(gòu)建：簡單的R-C濾波器、使用運(yùn)算放大器和無源的有源濾波器，以及單片開關(guān)電容濾波器。

4. 抗鋸齒濾波器選項(xiàng)包括簡單的無源RC（a）、基于運(yùn)算放大器的有源濾波器（b）和單片開關(guān)電容（c）。

簡單的R-C濾波器設(shè)計(jì)簡單，組件較少。它們的傳遞函數(shù)只有一個(gè)極點(diǎn)。不過它們的衰減可能不夠陡峭，無法完全切斷所有不需要的頻率。此外，它們依賴于所用被動元件的精度，并且對元件隨溫度漂移引起的誤差特別敏感。

使用運(yùn)放和無源的有源濾波器比被動濾波器提供更好的性能。不過，它們可能需要多個(gè)運(yùn)放和無源。此外，它們的性能仍受被動元件的精度影響，尤其是溫度漂移。它們也消耗更多電力。

單片開關(guān)電容濾波器比運(yùn)放方案需要更少的元件、更小的空間和更低的功耗。此外，它們提供更強(qiáng)的性能和溫度匹配。它們不需要高精度的外部被動元件。而且，這些易用濾波器有大家族，帶有預(yù)設(shè)的傳遞函數(shù)。

開關(guān)電容濾波器有高階（五階和八階）橢圓形、貝塞爾和巴特沃斯濾波器類型，能提供高達(dá) 83 dB 的衰減。這提供了理想的“磚墻”濾波響應(yīng)，而運(yùn)放式解決方案成本極高。

ADC中的速度Verus功率

當(dāng)設(shè)計(jì)中功率重要時(shí)，許多工程師為了節(jié)省電力，首選方式是降低時(shí)鐘。雖然這在邏輯上合理，但這并不總是最小化系統(tǒng)功耗的最佳方案。如果ADC可以在應(yīng)用中以突發(fā)模式使用，這可能是最小化ADC功耗和連接ADC的MCU或FPGA功耗的最佳方式。

通過利用ADC（及數(shù)字子系統(tǒng)）的斷電模式，同時(shí)使用ADC和MCU的突發(fā)模式，可以實(shí)現(xiàn)省電。這樣，ADC大部分時(shí)間都能進(jìn)入睡眠狀態(tài)，只會短時(shí)間充能。在許多ADC中，即使在低時(shí)鐘頻率下，有功功率也可能是睡眠模式功率的100倍。

在較短時(shí)間內(nèi)以更高采樣率運(yùn)行ADC可能是周期性數(shù)據(jù)采集的好選擇。顯然，對于關(guān)鍵任務(wù)系統(tǒng)，這種技術(shù)可能行不通。在這種情況下，選擇功耗最低的ADC最合理。

ADC架構(gòu)

目前大多數(shù)商用ADC采用五種基本ADC架構(gòu)：閃存（或并行）、逐次近似寄存器（SAR）、σ-δ（或δσ）、雙斜率和流水線。

閃光或并聯(lián)ADC包含2個(gè)N–1高速比較器（見圖5）。這些轉(zhuǎn)換器通常提供最高的轉(zhuǎn)換速度，且用于非主要考慮功率消耗的環(huán)境。閃存ADC通常比大多數(shù)其他轉(zhuǎn)換器方法更昂貴，且其芯片面積和功耗通常隨著分辨率呈指數(shù)增長。

5. 在閃存ADC中，使用比較器陣列將模擬信號高速轉(zhuǎn)換為數(shù)字字。

SAR是一種使用DAC的二分搜索方法。比較器構(gòu)成了這些流行ADC的基礎(chǔ)（見圖6）。在模擬輸入的采樣后，通常通過電容采樣信號，信號會依次與DAC的輸出進(jìn)行比較，以確定每個(gè)后續(xù)的寄存器位。SAR寄存器設(shè)置DAC輸入，結(jié)果逐位收斂。分辨率會增加轉(zhuǎn)換時(shí)間。

6. 在逐近似ADC（a）中，比較器中比較內(nèi)部電壓參考的二進(jìn)制“截波”與采樣輸入信號，并依次收斂到SAR數(shù)字ADC的數(shù)字結(jié)果（b）。

主流設(shè)備提供中高分辨率，最高可達(dá)18位，在較低分辨率下最高范圍約為5 Msample/s。SAR設(shè)備功耗低，且體積小巧。精度取決于內(nèi)部元件匹配（芯片內(nèi)電容陣列）?；赟AR的ADC架構(gòu)在市場上占據(jù)主導(dǎo)地位，盡管sigma-delta器件在低速、高精度、基于傳感器的應(yīng)用中越來越受歡迎。

SAR設(shè)備廣泛應(yīng)用于各種領(lǐng)域。它們包括電機(jī)控制、電池油量表、電源和系統(tǒng)監(jiān)測、汽車動力傳動和安全應(yīng)用中的高速傳感器、旋轉(zhuǎn)傳感器、接近傳感器、加速度計(jì)、陀螺儀、電力系統(tǒng)保護(hù)繼電器以及通信功率放大器子系統(tǒng)。

西格瑪-德爾塔（或稱德爾塔-西格瑪）架構(gòu)允許實(shí)現(xiàn)高分辨率到超高分辨率（16至24位）轉(zhuǎn)換器，這些轉(zhuǎn)換器通常是低至中速器件（見圖7）。在σ-δ方法中，轉(zhuǎn)換器對信號進(jìn)行過采樣，然后利用DSP技術(shù)進(jìn)行波形和濾波，從而在信號感興趣的區(qū)域?qū)崿F(xiàn)優(yōu)異的信噪比。它還提供較小的芯片面積和通常較低的速度，通常低于200 ksample/s。

7. 在σ-δ轉(zhuǎn)換器中，數(shù)字濾波消除帶外噪聲，從而提供高信噪比。量化噪聲通過噪聲整形被推出信號帶。需要數(shù)字濾波器來消除帶外噪聲。即使量化器不佳，也有可能達(dá)到非常高的信噪比。

更簡單的模擬電路配合復(fù)雜的內(nèi)部DSP進(jìn)行濾波和噪聲整形。這導(dǎo)致ADC響應(yīng)極佳線性和極低的諧波失真，這對于測量極小信號至關(guān)重要。除了音頻數(shù)字化（音頻編解碼器）外，sigmadelta ADC最常見的應(yīng)用是測量來自物理傳感器的極小信號。溫度、重量、壓力、酸度、流量和應(yīng)變是這些部件數(shù)字化的常見物理現(xiàn)象。

雙斜坡結(jié)構(gòu)為測量慢速信號提供了超低功耗。這些雙斜率部分支持高分辨率（18位）。積分一個(gè)未知電壓，并將其與已知的斜坡參考進(jìn)行比較。Sigma-delta 器件已取代了大多數(shù)高精度應(yīng)用中的這一技術(shù)。

流水線架構(gòu)支持超過100 Msample/s的高速傳輸，最高可達(dá)16位，功耗低于閃存。這些ADC是小型的流水線并行結(jié)構(gòu)，每個(gè)階段只工作在少數(shù)位上（見圖8）。并行性以犧牲功耗和延遲（延遲）為代價(jià)，提高吞吐量（速度）。這是一種在大多數(shù)高速數(shù)據(jù)采集應(yīng)用中非常流行的架構(gòu)，例如基于射頻的數(shù)據(jù)采集系統(tǒng)。

8. 流水線ADC將轉(zhuǎn)換拆分為若干位子集，然后并行執(zhí)行多次轉(zhuǎn)換以實(shí)現(xiàn)高吞吐量。然而，由于多階段轉(zhuǎn)換，多階段轉(zhuǎn)換會帶來延遲的損失。