核心要點(diǎn)

• 設(shè)計(jì)師常在單一系統(tǒng)中評(píng)估5 種以上互連方案，各有明確用途。

• 芯片間（PCIe）與芯粒間（UCIe、BoW）技術(shù)目標(biāo)相近，但實(shí)際挑戰(zhàn)差異巨大。

• PCIe、CXL、NVLink、UALink 在大型云計(jì)算場(chǎng)景并存；以太網(wǎng)方案持續(xù)迭代，依托成熟基礎(chǔ)設(shè)施具備優(yōu)勢(shì)。

隨著芯片復(fù)雜度提升、封裝方案增多，系統(tǒng)組件互連的選擇空間空前擴(kuò)大。

高效、高速的數(shù)據(jù)傳輸至關(guān)重要，尤其在 AI 系統(tǒng)中 —— 處理器與內(nèi)存間的數(shù)據(jù)量呈指數(shù)級(jí)增長(zhǎng)。數(shù)據(jù)需以足夠快的速度供給處理器，避免延遲，這就要求高帶寬、極低延遲。選錯(cuò)互連方案或架構(gòu)，會(huì)直接導(dǎo)致內(nèi)存瓶頸、局部過(guò)熱、信號(hào)衰減。工程師需權(quán)衡接口協(xié)議標(biāo)準(zhǔn)、物理 I/O 緩沖、互連布線通道，覆蓋片內(nèi)與片外網(wǎng)絡(luò)。

“大趨勢(shì)是：不同協(xié)議對(duì)應(yīng)不同物理距離，從芯粒 / 封裝內(nèi)互連，到機(jī)架級(jí)系統(tǒng)，”Vinci 半導(dǎo)體與電子業(yè)務(wù)市場(chǎng)負(fù)責(zé)人薩蒂什?拉達(dá)克里希南（Satish Radhakrishnan）表示，“互連選擇不再是單純的協(xié)議決策，而是系統(tǒng)級(jí)實(shí)現(xiàn)決策?！?/p>

主流互連標(biāo)準(zhǔn)與應(yīng)用場(chǎng)景

• 片內(nèi) / SoC 互連：AMBA AXI、CHI；一致性 / 非一致性片上網(wǎng)絡(luò)（NoC）

• 主機(jī) - 設(shè)備互連：PCIe（高速外設(shè)總線）

• 封裝內(nèi)芯粒互連：UCIe、BoW、OpenHBI、OIF XSR、CHI C2C、NVLink-C2C

• 機(jī)架內(nèi)擴(kuò)展（Scale-up）：英偉達(dá) NVLink、UALink、Infinity Fabric

• 機(jī)架間擴(kuò)展（Scale-out）：超以太網(wǎng)（UE/UET）、InfiniBand、RoCE

• 內(nèi)存池化 / 一致性互連：CXL

• 封裝內(nèi)高帶寬內(nèi)存：JEDEC HBM3e/HBM4

• 封裝技術(shù)：硅中介層 / 橋、臺(tái)積電 CoWoS、英特爾 EMIB/EMIB-T

• 3D 堆疊：英特爾 Foveros、臺(tái)積電 SoIC

• 新興光互連：CPO（共封裝光學(xué)）、光 I/O（基于 UCIe 流）

I/O 與互連：概念區(qū)分

“互連是物理層連接芯片的部分，” 新思科技（Synopsys）接口 IP 產(chǎn)品總監(jiān)普里揚(yáng)克?舒克拉（Priyank Shukla）說(shuō)，“PCIe、UALink 屬于互連技術(shù)；而 I/O 通常指低速通用接口，僅負(fù)責(zé)物理輸入輸出。芯粒 I/O 則負(fù)責(zé)核心芯片的數(shù)據(jù)進(jìn)出?！?/p>

方案過(guò)多，設(shè)計(jì)師反而難以抉擇。

“作為 IP 供應(yīng)商，我們常需解釋各協(xié)議適用場(chǎng)景，” 楷登電子（Cadence）芯粒與 IP 解決方案高級(jí)產(chǎn)品營(yíng)銷總監(jiān)米克?波斯納（Mick Posner）表示，“客戶總問‘該選哪個(gè)？’，我們只能反問‘你的設(shè)計(jì)目標(biāo)是什么？’—— 因?yàn)榉桨搁g存在重疊。”

每種互連都為特定場(chǎng)景定制，無(wú)法通吃所有需求?！皼]必要為了兼容通用接口，犧牲性能、功耗、面積與延遲，” 波斯納說(shuō)，“廠商要的是差異化，而非通用性。”

行業(yè)共識(shí)：分層架構(gòu)取代單一標(biāo)準(zhǔn)?！皹?biāo)準(zhǔn)化底層模塊的同時(shí)，封裝內(nèi)、機(jī)架內(nèi)、機(jī)架間可采用不同互連網(wǎng)絡(luò) —— 各層級(jí)約束不同，” 楷登電子硅解決方案集團(tuán)產(chǎn)品營(yíng)銷副總裁阿里夫?汗（Arif Khan）說(shuō)，“設(shè)計(jì)師選擇更多、分工更清晰：一組鏈路保障兼容性，一組負(fù)責(zé)內(nèi)存池化，一組提供超低延遲擴(kuò)展。最終勝出的是能無(wú)縫融合各類互連的系統(tǒng)?！?/p>

方案激增帶來(lái)的挑戰(zhàn)

“方案泛濫本身就是問題，”Axiomise 公司 CEO 阿希什?達(dá)巴里（Ashish Darbari）說(shuō)，“五年前選一種互連、一種封裝即可；現(xiàn)在，同一設(shè)計(jì)中可能同時(shí)評(píng)估：

• UCIe 2.0（計(jì)算 - 內(nèi)存鏈路）

• BoW（成本敏感 I/O）

• EMIB-T（高帶寬橋接）

• CHI（主機(jī)端）

• 非一致性 NoC（流加速器）

  每種方案都有理由，但無(wú)單一廠商能覆蓋全部—— 需拼接多協(xié)議，故障常出現(xiàn)在協(xié)議銜接處，而非單一協(xié)議內(nèi)部?！?/p>

互連創(chuàng)新多聚焦 AI 單一場(chǎng)景的極致性能?！熬W(wǎng)絡(luò)、I/O、鏈路、協(xié)議同步迭代，”Baya Systems 首席解決方案架構(gòu)師蘇拉布?蓋恩（Saurabh Gayen）說(shuō)，“迭代極快，新技術(shù)不斷涌現(xiàn)、爭(zhēng)奪主導(dǎo)權(quán)?！?/p>

選擇不僅看技術(shù)，也看風(fēng)險(xiǎn)對(duì)沖?！翱蛻舫Ｕf(shuō)‘我們要支持兩種方案，賭未來(lái)贏家’，” 蓋恩說(shuō)，“現(xiàn)在押注、一年后產(chǎn)品上市，選錯(cuò)就全盤皆輸。技術(shù)評(píng)估是基礎(chǔ)，但生態(tài)、市場(chǎng)勢(shì)能更關(guān)鍵 —— 有時(shí)并非技術(shù)最優(yōu)者勝出?！?/p>

方案對(duì)比：取舍之道

“真正的難題是：場(chǎng)景重疊易混淆，實(shí)現(xiàn)成本完全不重疊，” 瑞昱半導(dǎo)體（Rambus）硅 IP 高級(jí)產(chǎn)品總監(jiān)盧?特努洛（Lou Ternullo）說(shuō)，“設(shè)計(jì)需通用兼容、快速落地→選 PCIe；瓶頸在內(nèi)存容量與利用率→選 CXL（重構(gòu)互連架構(gòu)，而非僅提升速率）；系統(tǒng)是緊耦合加速器集群、追求極致帶寬與超低延遲→選專用 Scale-up 互連?，F(xiàn)代系統(tǒng)多混合使用，單一鏈路難兼顧所有需求?！?/p>

芯粒與 3D：UCIe 崛起

芯粒與多芯片架構(gòu)驅(qū)動(dòng)市場(chǎng)，兼顧低功耗與高帶寬密度。芯粒（Chiplet）是單一功能芯片，行業(yè)正通過(guò) UCIe、BoW 等標(biāo)準(zhǔn)化芯粒接口，降低廠商鎖定風(fēng)險(xiǎn)。

“標(biāo)準(zhǔn)化芯粒間、內(nèi)存中心互連優(yōu)勢(shì)明顯：減少生態(tài)摩擦、降低驗(yàn)證成本，”Arteris 產(chǎn)品營(yíng)銷副總裁安迪?南丁格爾（Andy Nightingale）說(shuō)，“UCIe 明確面向多廠商芯?；ネǎx完整協(xié)議棧與合規(guī)測(cè)試 —— 工程師最愛的實(shí)用型標(biāo)準(zhǔn)。”

但 UCIe 尚未達(dá)到 PCIe 在板級(jí)互連的統(tǒng)治地位。

“芯粒設(shè)計(jì)本質(zhì)上和芯片間互連一致，只是變成芯粒間互連，” 楷登電子波斯納說(shuō)，“為什么封裝內(nèi)更復(fù)雜？核心在芯粒接口。芯片間有成熟 PCIe 協(xié)議，而芯粒間尚無(wú)統(tǒng)一標(biāo)準(zhǔn)。UCIe 正努力成為芯粒間的‘PCIe’，但數(shù)據(jù)中心場(chǎng)景復(fù)雜：CPU-CPU、GPU-CPU、GPU-CPU - 內(nèi)存，需求各異。”

芯粒趨勢(shì)不可逆。“芯粒的優(yōu)勢(shì)是自由組合，” 是德科技（Keysight EDA）高速數(shù)字設(shè)計(jì)主管李熙洙（Hee Soo Lee）說(shuō)，“不必依賴單一 IDM，可集成商用組件，加速生態(tài)落地?！?/p>

圖 1：3.5D 封裝示例（3D 堆疊芯片通過(guò)中介層與 UCIe 連接 2D 芯片）圖源：新思科技

PCIe 與 CXL：通用與內(nèi)存專用

AI 系統(tǒng)常用 CXL/PCIe 實(shí)現(xiàn)計(jì)算解耦，動(dòng)態(tài)共享內(nèi)存、存儲(chǔ)、加速器資源。

“PCIe 不止用于 AI，主流數(shù)據(jù)中心、企業(yè) IT、個(gè)人電腦均依賴它，”Baya Systems 首席解決方案架構(gòu)師肯特?奧特納（Kent Orthner）說(shuō)，“協(xié)議持續(xù)提速，搭配 HBM 封裝內(nèi)存，提供高速、低延遲的外部?jī)?nèi)存訪問?！?/p>

CXL 定位明確：CPU - 內(nèi)存互連?！癈XL 專為內(nèi)存共享、池化設(shè)計(jì)，無(wú)替代方案，” 楷登電子波斯納說(shuō)。

圖 2：高性能計(jì)算芯粒示例（UCIe 芯?；ミB、PCIe 7/CXL 連接 CPU - 內(nèi)存）圖源：新思科技

“CXL 推動(dòng)內(nèi)存 / 加速器互連走向一致性網(wǎng)絡(luò)與共享內(nèi)存模型——AI 工作負(fù)載以數(shù)據(jù)搬運(yùn)、內(nèi)存帶寬為核心，而非單純算力，”Arteris 南丁格爾補(bǔ)充。

AI 數(shù)據(jù)中心 / 高性能計(jì)算：NVLink vs UALink

機(jī)架內(nèi) GPU 高速互連，NVLink 與 UALink 是以太網(wǎng)的主要競(jìng)爭(zhēng)者。

“GPU 算力 / 內(nèi)存提升、跨 GPU 數(shù)據(jù)量激增，NVLink 與 UALink 關(guān)注度上升，”Vinci 拉達(dá)克里希南說(shuō)，“NVLink 是英偉達(dá) GPU 生態(tài)主流；UALink 作為開放標(biāo)準(zhǔn)，加速互連場(chǎng)景嶄露頭角。在 CPO 成熟前，二者是 AI 芯片廠商并行連接多 GPU、高效傳輸數(shù)據(jù)的核心方案?！?/p>

選擇難分高下?！翱蛻舫枴x NVLink Fusion 還是 UALink？’” 楷登電子波斯納說(shuō)，“NVLink Fusion 是英偉達(dá)公開版 NVLink，主打 CPU-GPU 互連；UALink 由 AMD 主導(dǎo)，基于 Infinity Fabric，覆蓋 GPU-CPU、GPU-GPU 互連，開放生態(tài)?！?/p>

PCIe 曾是 CPU - 加速器首選，如今面臨 NVLink Fusion、UALink 競(jìng)爭(zhēng) —— 后兩者性能更優(yōu)、場(chǎng)景更貼合。但PCIe 不會(huì)消失，英特爾架構(gòu)仍依賴它，未來(lái)將形成片內(nèi) / 片外多協(xié)議共存格局。

“超大規(guī)模廠商更熟悉以太網(wǎng)，”Baya Systems 蓋恩說(shuō)，“超以太網(wǎng)、OCP ESUN 應(yīng)運(yùn)而生 ——‘微調(diào)以太網(wǎng)即可，基礎(chǔ)設(shè)施不變’。以太網(wǎng)多次在競(jìng)爭(zhēng)中勝出，UALink 原生適配 AI，但以太網(wǎng)生態(tài)成熟、迭代快，勝負(fù)難料?！?/p>

部署挑戰(zhàn)：碎片化與基礎(chǔ)設(shè)施

Scale-up/Scale-out 協(xié)議繁多，部署落地難。

“系統(tǒng)需互通，協(xié)議生態(tài)規(guī)模決定成敗，” 楷登電子汗說(shuō)，“Scale-up 協(xié)議依賴專用交換芯片，廠商各自開發(fā)，導(dǎo)致碎片化。SoC 設(shè)計(jì)師甚至需在芯片內(nèi)集成多方案，應(yīng)對(duì)未來(lái)生態(tài)不確定性?！?/p>

“ESUN 交換機(jī)復(fù)用以太網(wǎng)基礎(chǔ)設(shè)施，僅需協(xié)議微調(diào)；全新協(xié)議則需從零開發(fā)，成本高、周期長(zhǎng)，” 汗說(shuō)，“新協(xié)議需兼顧系統(tǒng)與軟件適配，充分發(fā)揮性能優(yōu)勢(shì)難度大。”

圖 3：PCIe 7.0 時(shí)分復(fù)用交換 IP 圖源：瑞昱半導(dǎo)體

未來(lái)趨勢(shì)：光互連、CPO 與高速 SerDes

預(yù)計(jì)5 年內(nèi)，AI 數(shù)據(jù)中心互連將全面光互連；TrendForce 預(yù)測(cè)，全球光模塊出貨量將從 2023 年 2650 萬(wàn)件增至 2026 年9200 萬(wàn)件以上。

“光互連、尤其是 CPO 關(guān)注度飆升，” 是德科技李熙洙說(shuō)，“將電互連轉(zhuǎn)為光互連，解決功耗瓶頸。AI 芯片 ASIC 密集、功耗巨大，CPO / 硅光技術(shù)可顯著降功耗，無(wú)需專用 ASIC；同時(shí)規(guī)避銅線信號(hào)損耗，提升系統(tǒng)效率、降低熱限制。”

光互連因芯片邊緣帶寬瓶頸，逐步從 “科研熱點(diǎn)” 走向選擇性商用，但尚未成為默認(rèn)方案?！半S著封裝帶寬需求激增、功耗受限，光 I/O 正加速落地，”Arteris 南丁格爾說(shuō)。

結(jié)論：無(wú)絕對(duì)贏家

每種互連協(xié)議各有優(yōu)劣，無(wú)單一最佳方案，需結(jié)合場(chǎng)景取舍。

“標(biāo)準(zhǔn)化需兼顧兼容性與存量基礎(chǔ)設(shè)施，” 楷登電子汗說(shuō)，“新標(biāo)準(zhǔn)（如 UALink）落地需配套專用交換機(jī)，成本高昂；CXL 推廣緩慢也因基礎(chǔ)設(shè)施不完善。設(shè)計(jì)師常權(quán)衡：現(xiàn)有方案小幅犧牲性能，還是全新方案高成本高收益？”

互連方案之爭(zhēng)，恰似十年前電磁仿真技術(shù) ——FEM、FDTD、MoM 等并存，各有所長(zhǎng)。“無(wú)萬(wàn)能算法，只有適配場(chǎng)景；互連同理，無(wú)單一標(biāo)準(zhǔn)通吃所有接口，” 是德科技李熙洙說(shuō)。

但部分方案注定邊緣化：片內(nèi)總線、單端信號(hào)抗干擾差，時(shí)序良率低；長(zhǎng)距離銅線互連成本高、損耗大，關(guān)注度持續(xù)下降。