芯粒 文章 最新資訊
彌合現(xiàn)實(shí)差距：面向 1.8Tb/s 芯粒治理的全新架構(gòu)
- 本文由 Socionext 公司首席架構(gòu)師 Moh Kolbehdari 博士撰寫，聚焦1.8Tb/s 高速互聯(lián)與2nm 先進(jìn)工藝下的芯粒（Chiplet）體系架構(gòu)，提出SEGA?治理架構(gòu)，用于解決仿真與大規(guī)模量產(chǎn)之間的 “現(xiàn)實(shí)差距”。Moh Kolbehdari 博士是 Socionext 公司高級首席架構(gòu)師，專注于高性能 AI 芯粒與 1.8Tb/s 互聯(lián)的產(chǎn)業(yè)化落地。他擁有二十余年信號完整性 / 電源完整性、電磁場理論與系統(tǒng)級架構(gòu)經(jīng)驗(yàn)，是銜接前沿芯片設(shè)計與大規(guī)模量產(chǎn)的核心專家。他創(chuàng)立了SEGA?（系
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英特爾推出全球最薄氮化鎵（GaN）芯粒
- 4 月 9 日，英特爾代工服務(wù)（Intel Foundry Services）宣布重大技術(shù)突破，成功研發(fā)出全球最薄氮化鎵（GaN）芯粒。其硅襯底厚度僅19 微米，約為人類頭發(fā)絲直徑的 1/5。該芯粒基于300 毫米（12 英寸）硅基氮化鎵晶圓制造，采用英特爾自研隱切減薄工藝，在實(shí)現(xiàn)極致超薄形態(tài)的同時，保持結(jié)構(gòu)完整性與性能穩(wěn)定性。更具突破性的是，團(tuán)隊首次實(shí)現(xiàn)氮化鎵功率晶體管與硅基數(shù)字邏輯電路的單片集成。通過將復(fù)雜計算功能直接嵌入電源芯粒，無需額外輔助芯片，大幅簡化系統(tǒng)架構(gòu)并降低組件間能量損耗。性能測試結(jié)果顯
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大語言模型生成的測試平臺可編譯卻無法完成驗(yàn)證？解密驗(yàn)證鴻溝問題
- 所有驗(yàn)證工程師都深有體會的難題：你讓大語言模型（LLM）生成一個 UVM 測試平臺，它輸出了 25 個文件，所有文件均可正常編譯。可運(yùn)行仿真后卻毫無反應(yīng) —— 計分板顯示零校驗(yàn)結(jié)果，從機(jī)驅(qū)動程序處理 10 筆事務(wù)后便停止運(yùn)行，仿真直接卡死。這并非假設(shè)場景。在一項(xiàng)對照實(shí)驗(yàn)中，研究人員使用當(dāng)前主流的商用大語言模型為 AHB2APB 橋設(shè)計生成 UVM 測試平臺，即便經(jīng)過自動化智能修復(fù)循環(huán)、分 4 次迭代解決了 37 個編譯錯誤，最終還是出現(xiàn)了上述問題。問題核心在于：編譯成功與協(xié)議層的功能正確性幾乎無關(guān)，但在硬
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打通芯?；ゲ僮餍缘谋趬?/a>
- 向多芯粒(Chiplet)集成轉(zhuǎn)型既充滿前景，也帶來了復(fù)雜性?？蓴U(kuò)展的互連技術(shù)與自動化工具，正成為支撐未來設(shè)計的關(guān)鍵要素。芯粒已成為下一代系統(tǒng)架構(gòu)討論中的核心主題。當(dāng)前行業(yè)描繪的愿景是：設(shè)計團(tuán)隊能夠選用不同來源的裸芯，通過標(biāo)準(zhǔn)化接口與簡化流程，搭建多芯粒系統(tǒng)。業(yè)界常將其類比為現(xiàn)成 IP 組件，期望芯粒能像無源器件甚至單片機(jī)一樣，易于使用且具備互操作性。然而，這一愿景雖極具吸引力，卻與現(xiàn)實(shí)仍有很大差距。芯粒集成的現(xiàn)狀芯粒通常分為兩類架構(gòu)：同構(gòu)橫向擴(kuò)展與異構(gòu)解耦。同構(gòu)設(shè)計在一個封裝內(nèi)使用多個相同裸芯以提升性能
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數(shù)據(jù)中心的縱向擴(kuò)展與橫向擴(kuò)展驗(yàn)證
- 《半導(dǎo)體工程》雜志邀請西門子 EDA 驗(yàn)證知識產(chǎn)權(quán)總監(jiān)戈登?艾倫、邁威爾科技網(wǎng)絡(luò)交換產(chǎn)品營銷副總裁里希?丘格、阿斯特拉實(shí)驗(yàn)室專用集成電路設(shè)計與驗(yàn)證高級總監(jiān)薩拉瓦南?卡利納加斯瓦米，以及西門子 EDA 產(chǎn)品工程負(fù)責(zé)人賈拉杰?古普塔，共同探討數(shù)據(jù)中心擴(kuò)容（縱向擴(kuò)展）與擴(kuò)展（橫向擴(kuò)展）過程中的挑戰(zhàn)與解決方案。以下是本次小組討論的精華摘要。（左起：西門子戈登?艾倫、邁威爾科技里希?丘格、阿斯特拉實(shí)驗(yàn)室薩拉瓦南?卡利納加斯瓦米、西門子賈拉杰?古普塔）半導(dǎo)體工程（SE）：對于數(shù)據(jù)中心架構(gòu)而言，縱向擴(kuò)展和橫向擴(kuò)展哪種驗(yàn)
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UCIe 核心技術(shù)細(xì)節(jié)悉數(shù)落地
- 核心要點(diǎn)自 2023 年起，UCIe 標(biāo)準(zhǔn)保持年度更新節(jié)奏，此次 3.0 版本實(shí)現(xiàn)帶寬翻倍、可管理性提升，同時針對性解決了此前版本難以適配的三類全新應(yīng)用場景。受單片芯片技術(shù)瓶頸制約，人工智能數(shù)據(jù)中心對芯粒架構(gòu)的需求持續(xù)攀升，芯粒間的通信與互連技術(shù)成為關(guān)鍵核心。UCIe 標(biāo)準(zhǔn)最初因功能體系龐大引發(fā)行業(yè)顧慮，但其多數(shù)管理功能為可選配置，這一特性降低了行業(yè)落地門檻，也讓開發(fā)者擁有更高的設(shè)計靈活性。隨著芯粒在各領(lǐng)域的應(yīng)用率不斷提升，尤其在數(shù)據(jù)中心場景的規(guī)?；涞兀琔CIe 聯(lián)盟發(fā)布了標(biāo)準(zhǔn) 3.0 版本，延續(xù)了 2
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芯粒與三維集成電路帶來全新的電氣和機(jī)械挑戰(zhàn)
- 核心要點(diǎn)芯粒和三維集成電路架構(gòu)產(chǎn)生了新的熱機(jī)械應(yīng)力，可能影響整個系統(tǒng)的可靠性。隨著芯粒被集成至封裝中，系統(tǒng)內(nèi)各組件的缺陷率指標(biāo)要求愈發(fā)嚴(yán)苛。傳統(tǒng)的技術(shù)壁壘正在被打破，設(shè)計團(tuán)隊不得不著手解決此前由代工廠負(fù)責(zé)的材料選擇等問題。芯粒架構(gòu)在數(shù)據(jù)中心的快速普及，正推動著從芯粒設(shè)計、封裝到實(shí)際應(yīng)用全流程的全方位變革。相關(guān)成本激增，可靠性擔(dān)憂加劇，以往用于控制成本、保障器件正常工作的方法已逐漸失效。行業(yè)關(guān)注的焦點(diǎn)不再局限于電遷移和電源完整性，還新增了隨工作負(fù)載、互連數(shù)量與類型、z 軸設(shè)計延伸范圍變化的熱機(jī)械應(yīng)力問題。建
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Caliber互聯(lián)加速復(fù)雜的芯片組和ATE硬件設(shè)計，采用Cadence Allegro X和Sigrity X解決方案
- Caliber Interconnects Pvt. Ltd. 宣布，已在復(fù)雜的芯片組和自動化測試設(shè)備（ATE）硬件項(xiàng)目中實(shí)現(xiàn)了加速周轉(zhuǎn)時間和首次正確結(jié)果。公司完善了其專有的設(shè)計與驗(yàn)證流程，整合了強(qiáng)大的Cadence解決方案，從設(shè)計初期階段起就優(yōu)化性能、功耗和可靠性。Caliber先進(jìn)的方法論顯著提升了設(shè)計高復(fù)雜度集成電路封裝和密集PCB布局的效率和精度。通過利用Cadence Allegro X設(shè)計平臺進(jìn)行PCB和高級封裝設(shè)計，該平臺具備亞原始管理和自動路由功能，Caliber團(tuán)隊能夠在不同電路塊間并行
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Arteris推出全新Magillem Packaging解決方案應(yīng)對IP模塊與芯粒的硅設(shè)計復(fù)用挑戰(zhàn)
- 致力于加速系統(tǒng)級芯片 (SoC) 開發(fā)的領(lǐng)先系統(tǒng) IP 提供商 Arteris 公司近日宣布推出 Magillem Packaging，這款全新軟件產(chǎn)品旨在簡化和加速從 AI數(shù)據(jù)中心到邊緣設(shè)備等各種先進(jìn)芯片的構(gòu)建流程。隨著芯片設(shè)計中組件數(shù)量激增、性能要求日益嚴(yán)苛且開發(fā)周期不斷壓縮，Magillem Packaging解決方案通過自動化設(shè)計流程中最耗時的環(huán)節(jié)——現(xiàn)有技術(shù)的組裝與復(fù)用，助力工程團(tuán)隊更快速高效地開展工作。?"硅IP模塊數(shù)量激增、AI算力持續(xù)擴(kuò)展、子系統(tǒng)IP規(guī)模擴(kuò)大以及芯粒技術(shù)
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英特爾實(shí)現(xiàn)光學(xué)I/O芯粒的完全集成
- 英特爾在用于高速數(shù)據(jù)傳輸?shù)墓韫饧杉夹g(shù)上取得了突破性進(jìn)展。在2024年光纖通信大會（OFC）上，英特爾硅光集成解決方案（IPS）團(tuán)隊展示了業(yè)界領(lǐng)先的、完全集成的OCI（光學(xué)計算互連）芯粒，該芯粒與英特爾CPU封裝在一起，運(yùn)行真實(shí)數(shù)據(jù)。面向數(shù)據(jù)中心和HPC應(yīng)用，英特爾打造的OCI芯粒在新興AI基礎(chǔ)設(shè)施中實(shí)現(xiàn)了光學(xué)I/O（輸入/輸出）共封裝，從而推動了高帶寬互連技術(shù)創(chuàng)新。英特爾硅光集成解決方案團(tuán)隊產(chǎn)品管理與戰(zhàn)略高級總監(jiān)Thomas Liljeberg表示：“服務(wù)器之間的數(shù)據(jù)傳輸正在不斷增加，當(dāng)今的數(shù)據(jù)中心基礎(chǔ)
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英特爾公布了一種提高芯片組封裝生態(tài)系統(tǒng)功耗效率和可靠性的方法
- 在過去幾十年里，電子芯片在商用設(shè)備中的集成方式顯著發(fā)展，工程師們設(shè)計出了各種集成策略和解決方案。最初，計算機(jī)包含一個中央處理器或中央處理單元（CPU），通過傳統(tǒng)的通信路徑，即前端總線（FSB）接口，連接到內(nèi)存單元和其他組件。然而，技術(shù)進(jìn)步使得開發(fā)依賴于多個芯片組和更復(fù)雜的電子元件的新集成電路（IC）架構(gòu)成為可能。英特爾公司在這些發(fā)展中發(fā)揮了關(guān)鍵作用，通過引入用于設(shè)計具有多個封裝芯片組系統(tǒng)的新架構(gòu)和規(guī)范。英特爾公司圣克拉拉的研究人員最近概述了一種新的愿景，旨在進(jìn)一步提高遵循通用芯片組互連表達(dá)（UCIe）的系
- 關(guān)鍵字： 芯粒 封裝 英特爾
院士論壇：集成電路推動處理器的發(fā)展歷程及未來展望
- 2023年10月底，CNCC2023（2023 中國計算機(jī)大會）在沈陽召開。10 月28 日，中國科學(xué)院院士、復(fù)旦大學(xué)教授、CCF（中國計算機(jī)學(xué)會）集成電路設(shè)計專家委員會主任劉明做了“集成電路：計算機(jī)發(fā)展的基礎(chǔ)”報告。她介紹了三部分：集成電路如何推動微處理器的發(fā)展，AI領(lǐng)域?qū)Ｓ眉軜?gòu)如何實(shí)現(xiàn)計算和存儲的融合，新器件、架構(gòu)、集成技術(shù)的展望。
- 關(guān)鍵字： 202403 處理器 近存計算 存內(nèi)計算 劉明院士 chiplet 芯粒
“芯粒：深入研究標(biāo)準(zhǔn)、互操作性和AI芯片的崛起”
- 導(dǎo)言：隨著半導(dǎo)體行業(yè)在芯片設(shè)計和制造方面開辟新的領(lǐng)域，圍繞芯粒（chiplet）展開了一場至關(guān)重要的討論，這些模塊化單位承諾提供更大的靈活性、效率和定制性。專家們最近就芯粒標(biāo)準(zhǔn)、互操作性挑戰(zhàn)以及AI芯片的蓬勃發(fā)展進(jìn)行了討論。本文深入探討了這一討論的復(fù)雜性，突顯了關(guān)鍵見解，并揭示了半導(dǎo)體技術(shù)不斷演變的景觀。I. 模擬和驗(yàn)證標(biāo)準(zhǔn)的追求： 芯粒生態(tài)系統(tǒng)中的主要挑戰(zhàn)之一是建立強(qiáng)大的模擬和驗(yàn)證標(biāo)準(zhǔn)。討論涉及了TSMC的3Dblox等倡議，以及CDX工作組提出的CDXML格式。雖然3Dblox旨在標(biāo)準(zhǔn)化連接和設(shè)計共
- 關(guān)鍵字： 芯粒 AI芯片
“像樂高一樣拼裝”光子芯片為半導(dǎo)體行業(yè)打開新大門
- 悉尼大學(xué)納米研究所的研究人員發(fā)明了一種緊湊的硅半導(dǎo)體芯片，將電子元件與光子（或光）元件集成在一起。這種新技術(shù)顯著擴(kuò)展了射頻（RF）帶寬和準(zhǔn)確控制通過該單元流動的信息的能力。擴(kuò)展的帶寬意味著更多信息可以通過芯片傳輸，并且光子的引入允許先進(jìn)的濾波器控制，創(chuàng)造了一種多功能的新型半導(dǎo)體設(shè)備。研究人員預(yù)計該芯片將在先進(jìn)雷達(dá)、衛(wèi)星系統(tǒng)、無線網(wǎng)絡(luò)以及6G和7G電信的推出等領(lǐng)域應(yīng)用，并且還將為先進(jìn)的主權(quán)制造業(yè)敞開大門。它還有助于在西悉尼Aerotropolis區(qū)域等地創(chuàng)建高科技附加值工廠。該芯片采用了硅光子學(xué)中的新興技術(shù)
- 關(guān)鍵字： 半導(dǎo)體 封裝，芯粒
芯粒介紹
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