目前，生產(chǎn)尖端半導(dǎo)體必不可少的EUV（極紫外）光刻設(shè)備由荷蘭ASML獨(dú)家供應(yīng)，而臺(tái)積電2nm工藝就是利用現(xiàn)有的EUV設(shè)備實(shí)現(xiàn)晶圓的大規(guī)模量產(chǎn)，并保持較高的良率。

但隨著推進(jìn)到更先進(jìn)的次2nm節(jié)點(diǎn) —— 即1.4nm與1nm（分別代號(hào)A14與A10）—— 制造工藝將面臨更多技術(shù)瓶頸。理論上，這些問題可以通過采購ASML的最先進(jìn)High-NA EUV設(shè)備來解決，但最新消息稱臺(tái)積電選擇的方向并非購買新設(shè)備，而是轉(zhuǎn)向使用光掩模薄膜（Photomask Pellicles）。

什么是High-NA光刻機(jī)？

從早期的深紫外光刻機(jī)（DUV）起步，到后來的極紫外光刻機(jī)（EUV）以其獨(dú)特的極紫外光源和更短的波長，再到如今的高數(shù)值孔徑光刻機(jī)（High-NA）正式登上舞臺(tái)，為制造更小、更精密的芯片提供了可能。

光刻分辨率（R）主要由三個(gè)因數(shù)決定，分別是光的波長（λ）、光可穿過透鏡的最大角度（鏡頭孔徑角半角θ）的正弦值（sinθ）、折射率（n）以及系數(shù)k1有關(guān)。而為了減小可光刻的最小特征的尺寸（稱為臨界尺寸 , CD），可以通過調(diào)整兩個(gè)主要的參數(shù)：光的波長λ和數(shù)值孔徑NA。

進(jìn)入EUV世代則對(duì)波長參數(shù)進(jìn)行重大調(diào)整 —— 使用13.5nm光，而最高分辨率DUV系統(tǒng)則使用193nm光。改變波長之后再進(jìn)一步提升EUV光刻機(jī)的分辨率就要從NA指標(biāo)上下手了，“NA”即光學(xué)系統(tǒng)的數(shù)值孔徑，表示光學(xué)系統(tǒng)收集和聚光的能力，數(shù)值越高，聚光的能力就越強(qiáng)。相比于當(dāng)前EUV設(shè)備的0.33數(shù)值孔徑，新一代High-NA EUV設(shè)備的NA值直接增加到了0.55，擁有1.7倍于目前0.33NA EUV光刻機(jī)的一維密度，在二維尺度上可實(shí)現(xiàn)190%的密度提升，從而實(shí)現(xiàn)更快的處理速度和更高的存儲(chǔ)容量。

目前ASML已經(jīng)開始交付的首款High-NA EUV系統(tǒng)數(shù)值孔徑已經(jīng)由傳統(tǒng)EUV的0.33提升到了0.55，分辨率也由13.5nm提升到了8nm，可以實(shí)現(xiàn)16nm的最小金屬間距，對(duì)于2nm以下制程節(jié)點(diǎn)將非常有用。另外，在生產(chǎn)效率方面，High-NA EUV系統(tǒng)每小時(shí)可光刻超過185個(gè)晶圓，與已在大批量制造中使用的EUV系統(tǒng)相比還有所增加。ASML還制定了將新一代High-NA EUV系統(tǒng)（EXE:5200）的生產(chǎn)效率提高到每小時(shí)220片晶圓的路線圖。

用戶最關(guān)心的是總成本問題，芯片制造商可能更愿意使用更經(jīng)濟(jì)可行的Low-NA EUV以雙重曝光或采用先進(jìn)封裝技術(shù)作為補(bǔ)充。此外，市場需求也需考量。采用High-NA EUV光刻機(jī)制造的芯片成本巨增，雖然每片晶圓切割的芯片更多，但需要銷售更多的芯片才能彌補(bǔ)投入，單靠手機(jī)AP芯片市場難以支撐，AI芯片的需求能否有足夠的量來消化成本仍待觀察。

為什么要放棄High-NA EUV？

據(jù)了解，2nm晶圓的全面量產(chǎn)預(yù)計(jì)將在2025年底啟動(dòng)；之后臺(tái)積電將進(jìn)入1.4nm節(jié)點(diǎn)，預(yù)計(jì)將在2028年左右開始生產(chǎn)。為此，臺(tái)積電計(jì)劃投資490億美元，并已在新竹廠啟動(dòng)1.4nm工藝研發(fā)，采購了30臺(tái)EUV設(shè)備。然而，臺(tái)積電仍拒絕購買ASML每臺(tái)高達(dá)4億美元的High-NA EUV設(shè)備，盡管該設(shè)備能夠提升1.4nm和1nm晶圓的良率與生產(chǎn)穩(wěn)定性，但臺(tái)積電認(rèn)為其投入成本與實(shí)際價(jià)值不成正比。

相反，臺(tái)積電有望選擇一種將現(xiàn)有的0.33NA EUV光刻設(shè)備與更復(fù)雜的「多圖案化技術(shù)」相結(jié)合的方法。不過，這一選擇本身也充滿挑戰(zhàn)與復(fù)雜性：例如，在使用標(biāo)準(zhǔn)EUV設(shè)備生產(chǎn)1.4nm和1nm晶圓時(shí)，需要更多次的曝光步驟，也意味著光罩的使用頻率大幅上升，從而可能影響良率。在此階段，為防止灰塵或顆粒進(jìn)入晶圓制造環(huán)節(jié)，光掩模薄膜的使用將成為剛性需求。

今年5月，臺(tái)積電在阿姆斯特丹舉行的歐洲技術(shù)研討會(huì)上重申了其對(duì)下一代High-NA EUV光刻設(shè)備的長期立場：在其下一代制程技術(shù)中，包括A16（1.6nm級(jí)）和A14（1.4nm級(jí)），并不需要使用這些最高端的光刻系統(tǒng)。為此，臺(tái)積電將不會(huì)在這些節(jié)點(diǎn)上采用High-NA EUV設(shè)備。

2nm正成為關(guān)鍵戰(zhàn)場

按照半導(dǎo)體行業(yè)的摩爾定律，集成電路可容納的晶體管數(shù)目，每隔18個(gè)月便會(huì)增加一倍，性能相應(yīng)也增加一倍。臺(tái)積電董事長劉德音最近在IEEE網(wǎng)站上署名發(fā)表文章，把半導(dǎo)體行業(yè)過去50年縮小芯片尺寸的努力比作“在隧道中行走”。如今距離摩爾定律的極限越來越近，行業(yè)已經(jīng)走到隧道的盡頭，半導(dǎo)體技術(shù)將變得更加難以發(fā)展，2nm將會(huì)是芯片巨頭搶灘的關(guān)鍵一戰(zhàn)。

在芯片制程尺寸不斷縮小的過程中，芯片廠商需要解決的問題更多，因此在新制程方面都需要改革。GAAFET架構(gòu)全稱全包圍柵場效應(yīng)晶體管，與突破14nm制程以下沿用的FinFET架構(gòu)不同，GAAFET利用柵電極覆蓋電流通道的四個(gè)側(cè)面，而非傳統(tǒng)的三個(gè)，能夠讓晶體管繼續(xù)縮小下去而不漏電，從而允許在降低運(yùn)行功率的情況下顯著提高性能。類似具有里程碑意義的方案還包括晶圓背面供電，相較于傳統(tǒng)供電，這項(xiàng)技術(shù)能夠降低電壓，從而減少功耗，顯著提升芯片性能的表現(xiàn)。

2011年英特爾首發(fā)了FinFET工藝，22nm FinFET工藝當(dāng)時(shí)遠(yuǎn)超臺(tái)積電、三星的28nm，技術(shù)優(yōu)勢可謂是遙遙領(lǐng)先，然而在14nm節(jié)點(diǎn)之后，英特爾接連遭受了重創(chuàng)，無法跟上臺(tái)積電推出10nm、7nm和5nm工藝的節(jié)奏。為了在先進(jìn)制程技術(shù)上重回領(lǐng)先地位，去年末，英特爾晶圓代工（Intel Foundry）宣布已在美國俄勒岡州希爾斯伯勒的英特爾半導(dǎo)體技術(shù)研發(fā)基地完成了業(yè)界首臺(tái)High-NA EUV光刻機(jī)組裝工作，隨后開始在Fab D1X進(jìn)行校準(zhǔn)步驟，為未來工藝路線圖的生產(chǎn)做好準(zhǔn)備。預(yù)計(jì)先在即量產(chǎn)的Intel 18A制程節(jié)點(diǎn)上進(jìn)行驗(yàn)證和學(xué)習(xí)，然后再將High-NA EUV光刻機(jī)應(yīng)用于Intel 14A制程的量產(chǎn)。

相比于激進(jìn)的英特爾，細(xì)究臺(tái)積電的成功之路，臺(tái)積電從來就不爭“第一個(gè)吃螃蟹者”。當(dāng)三星在2018年開始在其7nm工藝中使用EUV之際，臺(tái)積電依靠成熟的DUV光刻機(jī)仍成功地開辟了首條7nm產(chǎn)線，巧妙地避開了當(dāng)時(shí)EUV光刻機(jī)的不完善和高昂成本，直到EUV的穩(wěn)定性和成熟性得到確認(rèn)，相較之下，雖然三星率先采用EUV但由于良率問題反而讓臺(tái)積電后來居上；對(duì)于GAAFET臺(tái)積電也并沒有急于使用，而是依舊選擇穩(wěn)妥的FinFET路線，盡管三星在3nm先聲奪人但良率過低和反復(fù)跳票又讓臺(tái)積電在3nm后發(fā)先至。

引入High-NA EUV光刻機(jī)也需要解決相應(yīng)的挑戰(zhàn)，如可以支持光子散粒噪聲和生產(chǎn)力要求的光源、滿足0.55NA小焦點(diǎn)深度的解決方案、計(jì)算光刻能力、掩膜制造和計(jì)算基礎(chǔ)設(shè)施包括新型材料等等，加上一定的調(diào)試和開發(fā)時(shí)間，兼顧穩(wěn)定性，投入的時(shí)間和隱形的成本可以想見?，F(xiàn)有的EUV設(shè)備由于多年的技術(shù)成熟度和效率，有望具有較高的生產(chǎn)良率，可以維持穩(wěn)定的交付和維護(hù)供應(yīng)鏈，而新設(shè)備的引入總是與未知的風(fēng)險(xiǎn)相關(guān)。至少在2030年之前，甚至可能更晚，都不會(huì)在量產(chǎn)中使用High-NA EUV光刻技術(shù)。

此前ASML首席財(cái)務(wù)官Roger Dassen在接受采訪時(shí)表示，High-NA EUV光刻機(jī)可以避免制造上雙重或四重曝光帶來的復(fù)雜性，在邏輯和存儲(chǔ)芯片方面是最具成本效益的解決方案，對(duì)于提高制程效率和性能方面具有巨大潛力。由于計(jì)劃會(huì)根據(jù)現(xiàn)有技術(shù)的表現(xiàn)以及其他市場因素而改變，所以臺(tái)積電最后也可能會(huì)改變引入High-NA EUV光刻技術(shù)的時(shí)間點(diǎn)。

臺(tái)積電于2019年開始在其N7+工藝上使用EUV，通過優(yōu)化EUV曝光劑量及其使用的光刻膠，改進(jìn)光罩薄片延長壽命、提升產(chǎn)量、降低缺陷率等等，如今光刻機(jī)數(shù)量增加了十倍，但晶圓產(chǎn)出是2019年的30倍，且仍將持續(xù)改進(jìn)，這也成為其未來支撐1.6nm工藝的重要支柱。臺(tái)積電A16工藝將結(jié)合GAAFET與背面供電，以提升邏輯密度和能效。與N2P相比，A16工藝芯片預(yù)計(jì)在相同電壓和復(fù)雜度下性能提升8%-10%，在相同頻率和晶體管數(shù)量下功耗降低15%-20%，且密度將提升1.1倍。

在2nm節(jié)點(diǎn)，臺(tái)積電已全面導(dǎo)入GAAFET晶體管技術(shù)，因而其1.6nm工藝更突出的特征還在于背面供電。作為繼工藝縮進(jìn)、3D封裝后第三個(gè)提高芯片晶體管密度和能效的革新之一，背面供電不僅是半導(dǎo)體工藝創(chuàng)新的重要發(fā)展方向之一，也成為先進(jìn)工藝比拼的新“競技場”。有分析稱，臺(tái)積電的背面供電盡管比英特爾推出晚了一兩年，但其新型超級(jí)電源軌BSPDN技術(shù)將背面電源網(wǎng)絡(luò)直接連接到每個(gè)晶體管的源極和漏極，比英特爾PowerVia與晶體管開發(fā)分開的方案更為復(fù)雜，在面積縮放層面更為有效。

不過，EUV光刻技術(shù)或非是通向先進(jìn)制程的必由之路。未來幾年可能會(huì)出現(xiàn)所謂下一代光刻技術(shù)，如NIL（納米壓印光刻），EUV光刻機(jī)在制造晶體管時(shí)會(huì)遇到它的物理極限。NIL光刻機(jī)最大的好處是光源相對(duì)便宜，即不需要用能源轉(zhuǎn)換效率低的EUV的激光源，而是只用一些DUV或者是更成熟的光源就可以結(jié)合納米涂層的方法實(shí)現(xiàn)2nm/1nm制程的量產(chǎn)。