核心要點

• 晶圓廠工藝正圍繞潔凈度、平坦度、高鍵合質量進行優(yōu)化。

• 納米孿晶銅與 **SiCN 物理氣相沉積（PVD）** 可實現(xiàn)適用于 HBM 的更低退火與沉積溫度。

• 一層薄保護層有助于在嚴苛工藝中保護銅 / 介質界面。

• 半導體制造的未來不再僅依賴特征尺寸微縮，芯片廠商正在重新思考器件的制造、堆疊與供電方式。

混合鍵合可以說是3D 集成最核心的結構性支撐技術，它能在相同面積內實現(xiàn)比焊料凸點高出數(shù)個數(shù)量級的互連密度，同時提升信號完整性與電源完整性。它是單封裝內集成多顆小芯片（chiplet）的關鍵技術，能夠降低內存 / 處理器延遲并降低功耗。

這是先進封裝中增長最快的領域。Yole 集團預計，2025—2030 年混合鍵合設備年均復合增長率（CAGR）將達到 21%。在人工智能、高性能計算及各類基于 chiplet 架構的強勁需求驅動下，混合鍵合可實現(xiàn)芯片間高帶寬互連，信號損耗幾乎可以忽略。

混合鍵合已在部分高端產品中得到應用，但仍需進一步提升鍵合界面質量，使鍵合后的銅互連表現(xiàn)得如同在同一片芯片上制造一般。這一要求極高：需要表面無顆粒、300mm 晶圓上實現(xiàn)納米級銅凹陷、低晶圓畸變以實現(xiàn)晶圓間 50nm 對準精度。

即便如此，將混合鍵合從當前量產的9μm 銅 - 銅互連微縮到2μm 及以下，無論是晶圓對晶圓（W2W）還是芯片對晶圓（D2W）方案，均已具備可行性。這已成為所有頭部晶圓代工廠路線圖上的核心方向。

混合鍵合最初是為提升 CMOS 圖像傳感器亮度而提出的理想方案。如今，它正推動高性能計算（HPC）中的 SRAM / 處理器堆疊、多層 3D NAND 器件實現(xiàn)突破；未來還將用于更緊湊的HBM 模塊、3D DRAM 與物聯(lián)網設備。

Besi 技術總監(jiān)喬納森?阿卜迪拉表示：

“混合鍵合是精細間距封裝的巔峰。與微凸點鍵合相比，它能最小化電阻、寄生電容帶來的延遲與功耗，同時改善散熱性能與帶寬?！?/p>

正在推進的關鍵技術進展

混合鍵合目前仍難以滿足高帶寬內存（HBM）堆疊所需的低熱預算與成本效益要求。因此，SK 海力士、美光、三星等頭部 HBM 廠商在 HBM4 世代仍將繼續(xù)采用微凸點方案。

此外，HBM 對工藝成本更為敏感，而當前混合鍵合工藝成本偏高，主要體現(xiàn)在：

• 長時間退火工序

• 芯片對芯片鍵合中較慢的拾取與放置速度

• 工序間等待時間過長，易引入濕氣并損傷鍵合界面

降低高溫工藝需求：納米孿晶銅

降低高溫工藝依賴的一種方案是采用納米孿晶銅。因其具有優(yōu)先 <111> 晶向，這種銅特別適合精細間距混合鍵合，可在約 200°C下完成退火。

泛林半導體（Lam Research）異構集成技術總監(jiān)李智平表示：

“傳統(tǒng)銅 - 銅鍵合通常在400°C左右進行。而納米晶銅的結構能讓銅晶粒擴散更快，從而實現(xiàn)低溫鍵合。”

低溫介質：SiCN 濺射沉積

除退火外，用于沉積 SiCN 或 SiO?介質的 PECVD 工藝通常在約 350°C下進行。一個可行方案是濺射沉積 SiCN 層：采用 SiC 靶材與氮氣反應，可在250°C 以下完成 SiCN 沉積。

污染控制：等離子切割

工藝過程中的污染控制至關重要。工程師正轉向等離子切割以降低切割過程中的顆粒水平。

等離子切割在真空腔體內進行，通過垂直刻蝕去除晶圓材料，而非機械刀片或激光切割 —— 后兩者會產生大量硅塵與其他碎屑。此外，等離子切割可顯著降低微裂紋與芯片邊緣崩邊的概率。

Fig. 1: In wafer-to-wafer hybrid bonding flow queue time between activation and bonding is critical. Source: EV Group

設計范式轉變：從單芯片 → 系統(tǒng)級多芯片協(xié)同設計

新思科技（Synopsys）I/O IP 產品管理總監(jiān)拉克希米?賈因表示：

“混合鍵合與 3D 集成從根本上將芯片設計從單芯片思維轉向真正的系統(tǒng)級、多芯片協(xié)同設計。邏輯、內存與加速器必須作為垂直集成堆疊，統(tǒng)一進行劃分、分析與優(yōu)化?！?/p>

這要求基于終端系統(tǒng)進行整體化設計：

• 早期架構探索

• 跨芯片布局規(guī)劃

• 電源與熱分布

• 芯片間接口規(guī)劃

同時需要支持 3D 感知的時序分析、提取、驗證與簽核，因為一顆芯片上的決策會直接影響整個堆疊的性能、散熱與可靠性。

新思科技已開發(fā)出針對 2.5D、3D 與 SoIC 封裝優(yōu)化的超緊湊芯片間 I/O 方案。賈因稱：“這些 I/O 單元可適配混合鍵合凸點間距，實現(xiàn)堆疊芯片間高帶寬、低延遲、高能效的垂直互連?！?/p>

除改變可制造性設計思路外，混合鍵合還要求晶圓廠設備之間更緊密地協(xié)同，包括銅填充、CMP、拾取放置與退火等設備。這是因為鍵合前所有工序都會影響來料晶圓的畸變、翹曲控制與片內均勻性，而這些因素會顯著影響套刻結果、良率與可靠性。

混合鍵合為何極具吸引力

用混合鍵合替代微凸點在電學上具備諸多優(yōu)勢，包括更低的電阻、電容與功耗。

EV 集團業(yè)務發(fā)展總監(jiān)伯恩德?迪拉徹表示：

“與微凸點鍵合相比，混合鍵合能顯著降低寄生效應，同時提升電學性能與電源效率。”

通過晶圓對晶圓直接鍵合實現(xiàn)小芯片垂直堆疊，芯片廠商可將互連間距從銅微凸點的35μm躍遷至10μm 以下。

事實上，在 HBM 工藝中，推動混合鍵合應用的主要因素甚至不是 I/O 密度提升，而是垂直厚度縮減。

泛林的李智平指出：

“混合鍵合確實能帶來更高的互連密度，但在高帶寬內存中，核心驅動力是去掉多顆 DRAM 之間的凸點，從而減薄整體厚度?！?/p>

Fig. 2: 2nm pitch bonds completed using die-to-wafer hybrid bonding. Source: imec

晶圓對晶圓（W2W） vs 芯片對晶圓（D2W）

 晶圓對晶圓（W2W）混合鍵合自十多年前索尼首次將其用于 CMOS 圖像傳感器以來，已得到量產驗證。研究機構已實現(xiàn) 400nm 鍵合精度。

但 W2W 存在兩個明顯局限：

• 芯片尺寸必須相同

• 無法在鍵合前剔除不良芯片

** 芯片對晶圓（D2W）** 則可解決這些問題：

• 僅鍵合已知良好芯片（Known-good-die）

• 可使用任意尺寸的芯片

相對而言，W2W 比 D2W 更成熟，能滿足更嚴格的套刻與精度要求。例如，業(yè)界已實現(xiàn) 400nm 晶圓對晶圓鍵合，而芯片對晶圓鍵合已達到 2μm 間距。

工藝實現(xiàn)原理

實現(xiàn)高質量混合鍵合的關鍵要素包括：

• 在數(shù)千乃至數(shù)百萬個微小界面上同時實現(xiàn)無缺陷原子級接觸

• 最小化晶圓翹曲

• CMP 后實現(xiàn)完全平坦化（0.5nm RMS），CMP 結果是決定鍵合良率的首要因素

• 鍵合表面零顆粒、零殘留

• 清洗后立即鍵合，避免污染與濕氣損傷

• 高對準精度（200nm～50nm，依特征尺寸而定），防止開路與短路

• 高精度拾取放置（＜5μm 間距要求 100nm 套刻精度）

晶圓對晶圓混合鍵合流程

1. 兩片已完成最后段（BEOL）互連的器件晶圓

2. PECVD 沉積介質（SiO?或 SiCN）

3. 反應離子刻蝕形成銅墊通孔

4. 沉積阻擋層（TaN）→ 銅籽晶層 → 電鍍銅

5. 銅 CMP拋光至介質層，留下輕微納米級銅凹陷

6. 兆聲波清洗 → 等離子活化（形成高濃度 - OH 鍵）

7. 紅外對準 → 室溫預鍵合

8. 高溫退火（~350°C），介質形成共價鍵，銅融合導通

表面活化至關重要，因為混合鍵合由表面化學驅動，而非熱壓鍵合那樣依靠壓力與溫度。

鍵合后，可通過聲學顯微鏡檢測鍵合質量：無空洞的鍵合會呈現(xiàn)黑色圖像，空洞則表現(xiàn)為白色斑點。

鍵合界面保護

由林燁領導的 IMEC 研究團隊近期提出，在臨時鍵合、晶圓減薄、CMP、刻蝕、芯片切割與清洗等步驟中，沉積一層薄無機保護層，以屏蔽水、研磨液與化學藥劑對鍵合區(qū)的影響。

該保護層：

• 可將銅凹陷維持在2nm水平

• 減少空洞產生

• 配合激光釋放層便于芯片從承載片剝離

• 對對準標記透明，鍵合前可干凈去除

芯片對晶圓（D2W）的缺陷控制

鍵合界面的缺陷控制是 D2W 混合鍵合最關鍵的挑戰(zhàn)之一，要求Class 3 及以上潔凈室環(huán)境。

介質 / 銅表面的任何微小顆粒都可能導致：

• 集群式開路缺陷

• 局部脫鍵

• 形成比顆粒大數(shù)倍的空洞

Besi 的阿卜迪拉提出設備內部控污策略：

• 采用精密微型潔凈環(huán)境

• 構建后端潔凈供應鏈

• 開展?jié)崈粼O計與操作培訓

• 使用前道量測設備（SEM/EDX）監(jiān)控缺陷

• 設備與部件采用低表面粗糙度、低磨損設計

結論

混合鍵合是實現(xiàn)芯片堆疊的核心技術，它以 **＜10μm 精細間距 ** 實現(xiàn)晶圓 / 芯片與介質的鍵合，替代當前間距約 35μm 的傳統(tǒng)焊料凸點。

晶圓對晶圓混合鍵合已在 CMOS 圖像傳感器、SRAM / 處理器芯片、3D NAND 器件中得到量產驗證。

設備廠商與晶圓代工廠正合作提升工藝吞吐量，縮短活化到鍵合之間的等待時間。

TiN 等無機犧牲膜有望在晶圓減薄、清洗、芯片切割等裝配工序中，為保持介質與銅墊表面潔凈發(fā)揮越來越重要的作用。

為在 HBM 中采用混合鍵合，低熱預算材料（如濺射 SiCN、可低溫退火的納米孿晶銅）將越來越受關注，不過量產應用前仍需開展更多可靠性研究。