隨著先進(jìn)封裝在 AI 與高性能計(jì)算（HPC）的性能提升中占據(jù)更重要地位，臺(tái)積電正推進(jìn)其 3D 芯片堆疊路線圖，朝著更細(xì)互連間距、更高集成度方向發(fā)展。

在圣克拉拉舉辦的2026 年北美技術(shù)論壇上公布的最新 SoIC 路線圖顯示，臺(tái)積電將從當(dāng)前的6μm互連間距，在 2029 年推進(jìn)至4.5μm?；旌湘I合晶粒堆疊的間距微縮，直接決定小芯片之間可布設(shè)的垂直互連數(shù)量，對(duì)算力密度至關(guān)重要。

臺(tái)積電在論壇上單獨(dú)宣布：A14-on-A14 SoIC計(jì)劃于2029 年量產(chǎn)，其晶粒間 I/O 密度較N2-on-N2 SoIC再提升1.8 倍。該技術(shù)屬于臺(tái)積電3DFabric先進(jìn)封裝家族，與 CoWoS、InFO 并列。

SoIC：從平面擴(kuò)展走向垂直集成

SoIC（System on Integrated Chips，系統(tǒng)整合芯片）是臺(tái)積電用于異質(zhì)小芯片集成的超高密度 3D 堆疊技術(shù)，目標(biāo)是縮小體積、提升性能、降低電阻 / 電感 / 電容。

核心技術(shù)變革是從面朝背（face-to-back） 堆疊轉(zhuǎn)向面對(duì)面（face-to-face） 堆疊：

• 面朝背：信號(hào)需穿過(guò)下層晶圓的硅通孔（TSV）等復(fù)雜路徑。

• 面對(duì)面：兩顆晶粒的有源金屬層直接對(duì)準(zhǔn)，以銅混合鍵合相連，大幅縮短小芯片間信號(hào)路徑。

實(shí)測(cè)數(shù)據(jù)顯示，面朝背堆疊信號(hào)密度約1500 信號(hào) /mm2，面對(duì)面可達(dá)14000 信號(hào) /mm2，帶來(lái)更高帶寬與更低延遲，盡管散熱與制造挑戰(zhàn)依然存在。

富士通 Monaka 率先驗(yàn)證 SoIC 路線圖

富士通Monaka 處理器是首批采用高密度面對(duì)面小芯片堆疊的標(biāo)桿系統(tǒng)。

博通（Broadcom）在 2 月宣布已開(kāi)始出貨基于3.5D XDSiP平臺(tái)的 2nm 定制計(jì)算 SoC，該平臺(tái)融合 2.5D 集成與面對(duì)面 3D-IC 堆疊，用于富士通 Monaka 項(xiàng)目，可讓計(jì)算、內(nèi)存、網(wǎng)絡(luò) I/O 在緊湊封裝內(nèi)獨(dú)立擴(kuò)展。

Monaka 面向 AI 與 HPC，采用 Armv9?A 架構(gòu)與 SVE2，預(yù)計(jì)2027 年推出，將成為驗(yàn)證高密度面對(duì)面堆疊能否從路線圖走向規(guī)?；慨a(chǎn)的關(guān)鍵。

封裝成為算力 “新引擎”

隨著前道工藝進(jìn)步成本攀升、邊際收益遞減，晶圓廠與芯片設(shè)計(jì)公司將更多性能提升轉(zhuǎn)向封裝層面：更大尺寸中介層、更密晶?；ミB、堆疊緩存、HBM 集成、共封裝光學(xué)（CPO）。

臺(tái)積電 2029 年目標(biāo)并非所有高端處理器都會(huì)采用最密 SoIC 方案，成本、良率、散熱、設(shè)計(jì)復(fù)雜度仍會(huì)影響普及速度。但該路線圖明確表明：垂直集成已成為臺(tái)積電先進(jìn)工藝戰(zhàn)略的核心，而非小眾封裝選項(xiàng)。

關(guān)鍵參數(shù)摘要

• 現(xiàn)有 SoIC：6μm間距，已量產(chǎn)

• 2029 年 SoIC：A14-on-A14，4.5μm間距

• 相對(duì) 2.5D CoWoS：互連密度提升56 倍，能效提升5 倍

• 定位：3DFabric 核心技術(shù)，支撐下一代 AI/HPC 芯片