Suhel Dhanani——AMD 自適應(yīng) SoC 和 FPGA 事業(yè)部軟件市場(chǎng)營(yíng)銷總監(jiān)

為支持從雷達(dá)系統(tǒng)和醫(yī)學(xué)成像到高性能測(cè)試設(shè)備與 5G 無(wú)線系統(tǒng)等一切應(yīng)用，數(shù)字信號(hào)處理（ DSP ）計(jì)算的需求日益增加，因此，對(duì)滿足性能與功耗要求的計(jì)算解決方案的需求也在增加。  

在探索如何實(shí)施這些解決方案時(shí)，使用功能固定的 ASIC 可能會(huì)增加軟硬件重新設(shè)計(jì)的工作。有了可通過(guò)設(shè)計(jì)工具訪問(wèn)的一系列豐富的硬件加速開(kāi)源庫(kù)，SoC 和 FPGA 迎來(lái)了更加高效、靈活的途徑，從而滿足不斷演進(jìn)的需求。

// 賦能全體開(kāi)發(fā)者，提升生產(chǎn)力

AMD Vitis? 統(tǒng)一軟件平臺(tái)可為所有開(kāi)發(fā)人員簡(jiǎn)化使用 AMD 自適應(yīng) SoC 和 FPGA 加速計(jì)算，快速設(shè)計(jì)、仿真并執(zhí)行復(fù)雜設(shè)計(jì)的流程，包括軟硬件工程師和系統(tǒng)架構(gòu)師。

借助面向軟硬件及固件的綜合開(kāi)發(fā)環(huán)境，開(kāi)發(fā)人員可使用熟悉的框架和編程語(yǔ)言（如 C/C++）為算法設(shè)計(jì)創(chuàng)新。此外，該平臺(tái)還提供了豐富的工具和硬件加速庫(kù)，不僅可縮短設(shè)計(jì)周期，而且降低了復(fù)雜性。  

Vitis 統(tǒng)一軟件平臺(tái) 2023.1 版本的發(fā)布令人感到興奮。在其它更新中，我們簡(jiǎn)化了搭載 AI 引擎（ AIE ）的 Versal? 自適應(yīng) SoC 的使用。通過(guò)利用可編程邏輯及 AIE，這些可改變競(jìng)爭(zhēng)格局的器件針對(duì) DSP 系統(tǒng)優(yōu)化了每瓦性能和吞吐量。

// 簡(jiǎn)化基于 AI 引擎的設(shè)計(jì)的實(shí)現(xiàn)

2023.1 版提供增強(qiáng)的端到端工具，支持實(shí)現(xiàn)基于 AIE 的設(shè)計(jì)。例如，我們聽(tīng)取了客戶反饋，將 Vitis 工具 AIE 構(gòu)建與 AMD Vivado? 設(shè)計(jì)套件環(huán)境解耦，這就令平臺(tái)團(tuán)隊(duì)可并行工作，使用通用接口檢查點(diǎn)。現(xiàn)在，兩個(gè)團(tuán)隊(duì)都能更新和導(dǎo)出固定的硬件文件，而無(wú)需重新編譯。  

與此同時(shí)，我們還擴(kuò)展了平臺(tái)內(nèi)的編譯器、解析器、分析器、調(diào)試器和驗(yàn)證工具的功能。為了實(shí)現(xiàn)復(fù)雜的 DSP 設(shè)計(jì)，我們按照 AIE 編譯器中的輸入/輸出為圖中圖結(jié)構(gòu)以及 2D 和 3D 陣列提供了更多支持。為了避免死鎖，開(kāi)發(fā)人員現(xiàn)在可在 AIE 仿真器中獲得調(diào)節(jié)先進(jìn)先出（ FIFO ）大小的指導(dǎo)。此外，我們還改進(jìn)了設(shè)計(jì)狀態(tài)報(bào)告，并為擴(kuò)展了菜單選項(xiàng)的 Vitis 分析器提供了速度更快的圖形用戶界面。 

對(duì)于通過(guò)標(biāo)量引擎、可編程邏輯和 AIE 等多個(gè)領(lǐng)域拆分的復(fù)雜設(shè)計(jì)，這些升級(jí)可縮短開(kāi)發(fā)周期。 

// 使用擴(kuò)展庫(kù)快速啟動(dòng)復(fù)雜設(shè)計(jì)

為了進(jìn)一步簡(jiǎn)化設(shè)計(jì)流程，我們持續(xù)投資于對(duì)標(biāo)準(zhǔn)庫(kù)。隨著 2023.1 版本的發(fā)布，開(kāi)發(fā)人員現(xiàn)在可以訪問(wèn)針對(duì) DSP、醫(yī)學(xué)成像和視覺(jué)應(yīng)用的擴(kuò)展 Vitis 加速庫(kù)。 

在現(xiàn)有庫(kù)的基礎(chǔ)上，我們?yōu)?DSP 庫(kù)中的有限脈沖響應(yīng)（ FIR ）濾波器帶來(lái)了增強(qiáng)功能，為求解器庫(kù)提高了性能，并支持在 AIE 與內(nèi)核之間交換數(shù)據(jù)的 4D 數(shù)據(jù)移動(dòng)器函數(shù)。 

使用 Vitis 高層次綜合（ HLS ）的開(kāi)發(fā)人員能夠獲取 600 多個(gè)開(kāi)源函數(shù)，實(shí)現(xiàn)快速系統(tǒng)開(kāi)發(fā)。借助最新版本的 Vitis HLS，設(shè)計(jì)人員可以從其 C/C++ 源代碼中推斷出這些函數(shù)。 

// 借助 Vitis Model Composer 節(jié)省時(shí)間

對(duì)于開(kāi)發(fā)人員，我們知道快速的早期設(shè)計(jì)空間探索可以在復(fù)雜設(shè)計(jì)上節(jié)省了多少時(shí)間和精力。Vitis Model Composer 是一款重要的附加工具，可為 MathWorks MATLAB?/ Simulink? 環(huán)境中的自適應(yīng) SoC 及 FPGA 提供基于模型的設(shè)計(jì)流程。  

通過(guò) Vitis Model Composer，開(kāi)發(fā)人員可快速執(zhí)行早期階段的設(shè)計(jì)探索、驗(yàn)證和實(shí)現(xiàn)。他們還能在高層次探索階段對(duì)復(fù)雜設(shè)計(jì)進(jìn)行微調(diào)，對(duì) AIE 和可編程邏輯進(jìn)行協(xié)同仿真，以優(yōu)化其設(shè)計(jì)。 

// 加速高性能 DSP 設(shè)計(jì)進(jìn)程

借助 Vitis 統(tǒng)一軟件平臺(tái) 2023.1 版本，軟硬件開(kāi)發(fā)人員可快速開(kāi)發(fā)由搭載 AIE 的 Versal 自適應(yīng) SoC 提供支持的優(yōu)化系統(tǒng)設(shè)計(jì)?？梢哉f(shuō)，這只是一系列計(jì)劃更新中的第一項(xiàng)，旨在簡(jiǎn)化設(shè)計(jì)流程并增強(qiáng)庫(kù)與函數(shù)，以滿足下一代 DSP 的性能要求，對(duì)此我深感振奮。

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